相 關(guān) 資 源

• 16位加法器的流水線計算,verilog代碼免費下載

  資源簡介：16位加法器的流水線計算,verilog代碼，用于FPGA平臺。

  標簽： verilog 加法器 代碼 流水線

  上傳時間： 2013-12-18

  上傳用戶：維子哥哥

• 高達16位加法器的實現(xiàn)免費下載

  資源簡介：高達16位加法器的實現(xiàn)，工作環(huán)境在ISE，modesim，該例程較為詳細！

  標簽： 高達 加法器

  上傳時間： 2014-06-19

  上傳用戶：小寶愛考拉

• 11,13,16位超前進位加法器的verilog HDL源代碼。免費下載

  資源簡介：11,13,16位超前進位加法器的verilog HDL源代碼。

  標簽： verilog HDL 11 13

  上傳時間： 2013-12-28

  上傳用戶：ouyangtongze

• Ripple Adder: 16-bit 全加,半加及ripple adder的設(shè)計及VHDL程序 Carry Look ahead Adder:4, 16, 32 bits 前置進位加法器的設(shè)計方免費下載

  資源簡介：Ripple Adder: 16-bit 全加,半加及ripple adder的設(shè)計及VHDL程序 Carry Look ahead Adder:4, 16, 32 bits 前置進位加法器的設(shè)計方案及VHDL程序 Carry Select Adder:16 Bits 進位選擇加法器的設(shè)計方案及VHDL程序

  標簽： Adder Ripple ripple Carry

  上傳時間： 2015-05-13

  上傳用戶：我們的船長

• 一個超前進位加法器的verilog實現(xiàn)免費下載

  資源簡介：一個超前進位加法器的verilog實現(xiàn)，內(nèi)含測試文件，可以綜合，非常有參考價值

  標簽： verilog 進位 加法器

  上傳時間： 2014-01-04

  上傳用戶：stella2015

• 位加法器的verilog程序與4×4 乘法器的verilog描述！！！免費下載

  資源簡介：位加法器的verilog程序與4×4 乘法器的verilog描述！！！

  標簽： verilog 加法器 乘法器 程序

  上傳時間： 2013-12-21

  上傳用戶：ruixue198909

• 8位加法器的原代碼,主要內(nèi)容下載看了就知道免費下載

  資源簡介：8位加法器的原代碼,主要內(nèi)容下載看了就知道

  標簽： 8位 加法器 代碼

  上傳時間： 2013-12-16

  上傳用戶：思琦琦

• 16位加法器免費下載

  資源簡介：16位加法器，需要的拿去，經(jīng)仿真試驗成功的

  標簽： 加法器

  上傳時間： 2016-01-30

  上傳用戶：waizhang

• 8位加法器的實現(xiàn)免費下載

  資源簡介：8位加法器的實現(xiàn)，非流水線結(jié)構(gòu)，很不錯。我測試過，效率比較高

  標簽： 8位 加法器

  上傳時間： 2016-04-25

  上傳用戶：bcjtao

• 超前進位加法器的設(shè)計免費下載

  資源簡介：超前進位加法器的設(shè)計

  標簽： 進位 加法器

  上傳時間： 2013-10-19

  上傳用戶：shen_dafa

• 超前進位加法器的例子,包括源碼和測試文件,壓縮包,無密碼.免費下載

  資源簡介：超前進位加法器的例子,包括源碼和測試文件,壓縮包,無密碼.

  標簽： 進位 加法器 源碼 測試

  上傳時間： 2015-06-12

  上傳用戶：希醬大魔王

• 實現(xiàn)四位加法器的VHDL代碼免費下載

  資源簡介：實現(xiàn)四位加法器的VHDL代碼，里面含有全加器的代碼

  標簽： VHDL 加法器 代碼

  上傳時間： 2013-12-22

  上傳用戶：stvnash

• VHD設(shè)計實例8位加法器的設(shè)計分頻電路數(shù)字秒表的設(shè)計免費下載

  資源簡介：VHD設(shè)計實例8位加法器的設(shè)計分頻電路數(shù)字秒表的設(shè)計

  標簽： VHD 8位 設(shè)計實例 加法器

  上傳時間： 2014-08-10

  上傳用戶：yyq123456789

• 8位加法器的實現(xiàn)免費下載

  資源簡介：8位加法器的實現(xiàn)，仿真通過，并且包括仿真文件，在quartusii7.1下調(diào)試通過

  標簽： 8位 加法器

  上傳時間： 2016-06-30

  上傳用戶：xuan‘nian

• 實現(xiàn)一位加法器的設(shè)計免費下載

  資源簡介：實現(xiàn)一位加法器的設(shè)計，假設(shè)輸入?yún)?shù)為A,B，則輸出為A,B的和

  標簽： 加法器

  上傳時間： 2017-01-02

  上傳用戶：baiom

• 1 8位加法器的設(shè)計 2 分頻電路 3 數(shù)字秒表的設(shè)計免費下載

  資源簡介：1 8位加法器的設(shè)計 2 分頻電路 3 數(shù)字秒表的設(shè)計

  標簽： 8位 加法器 分頻電路 數(shù)字秒表

  上傳時間： 2014-01-02

  上傳用戶：hn891122

• 基于選擇進位32位加法器的硬件電路實現(xiàn)免費下載

  資源簡介：為了縮短加法電路運行時間，提高FPGA運行效率，利用選擇進位算法和差額分組算法用硬件電路實現(xiàn)32位加法器，差額分組中的加法單元是利用一種改進的超前進位算法實現(xiàn)，選擇進位算法可使不同的分組單元并行運算，利用低位的運算結(jié)果選擇高位的進位為1或者進位為...

  標簽： 進位 加法器 硬件 電路實現(xiàn)

  上傳時間： 2013-12-19

  上傳用戶：jshailingzzh

• 四位加法器免費下載

  資源簡介：四位加法器，用OrCAD完成，可用于八位乃至十六位加法器的設(shè)計原型

  標簽： 加法器

  上傳時間： 2015-09-07

  上傳用戶：jcljkh

• 一位加法器免費下載

  資源簡介：題目：一位加法器的設(shè)計 試實現(xiàn)一個十進制的1位數(shù)加法器，其中十進制數(shù)編碼為8421碼。十進制數(shù)加法可首先轉(zhuǎn)換為二進制加法來執(zhí)行。然后，若得到的和大于9，則產(chǎn)生一個進位值，并在得到的和值上加6(這是用來補足未使用的六種輸入組合)。 要求：（1）利用...

  標簽： 加法器

  上傳時間： 2017-05-09

  上傳用戶：明天明天明天

• 基于verilog HDL的16位超前進位加法器 分為3個功能子模塊免費下載

  資源簡介：基于verilog HDL的16位超前進位加法器 分為3個功能子模塊

  標簽： verilog HDL 進位 加法器

  上傳時間： 2014-01-07

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• 用一位全加器組成四位全加器. 所用語言是verilog HDL. 主要用在加法器的設(shè)計中。免費下載

  資源簡介：用一位全加器組成四位全加器. 所用語言是verilog HDL. 主要用在加法器的設(shè)計中。

  標簽： verilog HDL 全加器 語言

  上傳時間： 2015-05-02

  上傳用戶：zukfu

• 本文件提供了用verilog HDL語言實現(xiàn)的8位超前進位加法器,充分說明了超前進位加法器和普通加法器之間的區(qū)別.免費下載

  資源簡介：本文件提供了用verilog HDL語言實現(xiàn)的8位超前進位加法器,充分說明了超前進位加法器和普通加法器之間的區(qū)別.

  標簽： verilog 加法器 HDL 進位

  上傳時間： 2013-12-17

  上傳用戶：ynwbosss

• 用verilog語言實現(xiàn)了一個8bit的超前進位加法器免費下載

  資源簡介：用verilog語言實現(xiàn)了一個8bit的超前進位加法器，其中包括測試文件。

  標簽： verilog 8bit 語言 加法器

  上傳時間： 2013-12-19

  上傳用戶：alan-ee

• 實現(xiàn)簡單十六位加法器及測試程序 的verilog代碼免費下載

  資源簡介：實現(xiàn)簡單十六位加法器及測試程序 的verilog代碼

  標簽： verilog 十六位 加法器 代碼

  上傳時間： 2014-08-11

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• verilog寫的 8 位超前進位加法器免費下載

  資源簡介：verilog寫的 8 位超前進位加法器

  標簽： verilog 進位 加法器

  上傳時間： 2017-07-01

  上傳用戶：hustfanenze

• verilog實現(xiàn)16*16位乘法器免費下載

  資源簡介：verilog實現(xiàn)16*16位乘法器，帶測試文件

  標簽： verilog 16 乘法器

  上傳時間： 2013-12-18

  上傳用戶：天誠24

• VHDL實現(xiàn)的超前進位加法器免費下載

  資源簡介：VHDL實現(xiàn)的超前進位加法器

  標簽： VHDL 進位 加法器

  上傳時間： 2015-03-04

  上傳用戶：leehom61

• 這個是帶先行進位的加法器的vhdl代碼,比較復(fù)雜,僅僅供大家參考.免費下載

  資源簡介：這個是帶先行進位的加法器的vhdl代碼,比較復(fù)雜,僅僅供大家參考.

  標簽： vhdl 進位 加法器 代碼

  上傳時間： 2014-01-03

  上傳用戶：klin3139

• 這是用vhdl編寫的四位加法器免費下載

  資源簡介：這是用vhdl編寫的四位加法器，請多指教

  標簽： vhdl 編寫 加法器

  上傳時間： 2013-12-12

  上傳用戶：yepeng139

• 基于maxplus2的八位加法器免費下載

  資源簡介：基于maxplus2的八位加法器，已經(jīng)通過仿真

  標簽： maxplus2 加法器

  上傳時間： 2014-01-19

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