相 關(guān) 資 源

• 超前進(jìn)位加法器的設(shè)計免費下載

  資源簡介：超前進(jìn)位加法器的設(shè)計

  標(biāo)簽： 進(jìn)位 加法器

  上傳時間： 2013-10-19

  上傳用戶：shen_dafa

• 11,13,16位超前進(jìn)位加法器的Verilog HDL源代碼。免費下載

  資源簡介：11,13,16位超前進(jìn)位加法器的Verilog HDL源代碼。

  標(biāo)簽： Verilog HDL 11 13

  上傳時間： 2013-12-28

  上傳用戶：ouyangtongze

• 超前進(jìn)位加法器的例子,包括源碼和測試文件,壓縮包,無密碼.免費下載

  資源簡介：超前進(jìn)位加法器的例子,包括源碼和測試文件,壓縮包,無密碼.

  標(biāo)簽： 進(jìn)位 加法器 源碼 測試

  上傳時間： 2015-06-12

  上傳用戶：希醬大魔王

• 一個超前進(jìn)位加法器的Verilog實現(xiàn)免費下載

  資源簡介：一個超前進(jìn)位加法器的Verilog實現(xiàn)，內(nèi)含測試文件，可以綜合，非常有參考價值

  標(biāo)簽： Verilog 進(jìn)位 加法器

  上傳時間： 2014-01-04

  上傳用戶：stella2015

• Ripple Adder: 16-bit 全加,半加及ripple adder的設(shè)計及VHDL程序 Carry Look ahead Adder:4, 16, 32 bits 前置進(jìn)位加法器的設(shè)計方免費下載

  資源簡介：Ripple Adder: 16-bit 全加,半加及ripple adder的設(shè)計及VHDL程序 Carry Look ahead Adder:4, 16, 32 bits 前置進(jìn)位加法器的設(shè)計方案及VHDL程序 Carry Select Adder:16 Bits 進(jìn)位選擇加法器的設(shè)計方案及VHDL程序

  標(biāo)簽： Adder Ripple ripple Carry

  上傳時間： 2015-05-13

  上傳用戶：我們的船長

• VHDL實現(xiàn)的超前進(jìn)位加法器免費下載

  資源簡介：VHDL實現(xiàn)的超前進(jìn)位加法器

  標(biāo)簽： VHDL 進(jìn)位 加法器

  上傳時間： 2015-03-04

  上傳用戶：leehom61

• 本文件提供了用verilog HDL語言實現(xiàn)的8位超前進(jìn)位加法器,充分說明了超前進(jìn)位加法器和普通加法器之間的區(qū)別.免費下載

  資源簡介：本文件提供了用verilog HDL語言實現(xiàn)的8位超前進(jìn)位加法器,充分說明了超前進(jìn)位加法器和普通加法器之間的區(qū)別.

  標(biāo)簽： verilog 加法器 HDL 進(jìn)位

  上傳時間： 2013-12-17

  上傳用戶：ynwbosss

• 用Verilog語言實現(xiàn)了一個8bit的超前進(jìn)位加法器免費下載

  資源簡介：用Verilog語言實現(xiàn)了一個8bit的超前進(jìn)位加法器，其中包括測試文件。

  標(biāo)簽： Verilog 8bit 語言 加法器

  上傳時間： 2013-12-19

  上傳用戶：alan-ee

• 8位超前進(jìn)位加法器 就是使各位的進(jìn)位直接由加數(shù)和被加數(shù)來決定免費下載

  資源簡介：8位超前進(jìn)位加法器 就是使各位的進(jìn)位直接由加數(shù)和被加數(shù)來決定，而不需要依賴低位進(jìn)位

  標(biāo)簽： 進(jìn)位 8位 加法器

  上傳時間： 2016-04-25

  上傳用戶：王小奇

• 超前進(jìn)位加法器是通常數(shù)字設(shè)計所必備的免費下載

  資源簡介：超前進(jìn)位加法器是通常數(shù)字設(shè)計所必備的，本程序為32位超前進(jìn)位加法器

  標(biāo)簽： 進(jìn)位 加法器 數(shù)字設(shè)計

  上傳時間： 2016-11-23

  上傳用戶：fredguo

• 基于Verilog HDL的16位超前進(jìn)位加法器 分為3個功能子模塊免費下載

  資源簡介：基于Verilog HDL的16位超前進(jìn)位加法器 分為3個功能子模塊

  標(biāo)簽： Verilog HDL 進(jìn)位 加法器

  上傳時間： 2014-01-07

  上傳用戶：yyyyyyyyyy

• Verilog寫的 8 位超前進(jìn)位加法器免費下載

  資源簡介：Verilog寫的 8 位超前進(jìn)位加法器

  標(biāo)簽： Verilog 進(jìn)位 加法器

  上傳時間： 2017-07-01

  上傳用戶：hustfanenze

• 十六位超前進(jìn)位加法器免費下載

  資源簡介：十六位超前進(jìn)位加法器，Verilog HDL

  標(biāo)簽： 十六位 加法器 進(jìn)位

  上傳時間： 2015-09-21

  上傳用戶：wff

• VHD設(shè)計實例8位加法器的設(shè)計分頻電路數(shù)字秒表的設(shè)計免費下載

  資源簡介：VHD設(shè)計實例8位加法器的設(shè)計分頻電路數(shù)字秒表的設(shè)計

  標(biāo)簽： VHD 8位 設(shè)計實例 加法器

  上傳時間： 2014-08-10

  上傳用戶：yyq123456789

• 超前進(jìn)位加法器得VHDL實現(xiàn)小點資料代碼免費下載

  資源簡介：超前進(jìn)位加法器得VHDL實現(xiàn)小點資料代碼

  標(biāo)簽： VHDL 進(jìn)位 加法器 代碼

  上傳時間： 2016-02-06

  上傳用戶：gaojiao1999

• 兩個4bit超前進(jìn)位加法器實現(xiàn)8bit加法器免費下載

  資源簡介：兩個4bit超前進(jìn)位加法器實現(xiàn)8bit加法器

  標(biāo)簽： 4bit 8bit 加法器 進(jìn)位

  上傳時間： 2016-06-20

  上傳用戶：zhaiye

• 一個超前進(jìn)位加法器（及其testbench) .v文件免費下載

  資源簡介：一個超前進(jìn)位加法器（及其testbench) .v文件

  標(biāo)簽： testbench 進(jìn)位 加法器

  上傳時間： 2013-12-18

  上傳用戶：chenbhdt

• 實現(xiàn)一位加法器的設(shè)計免費下載

  資源簡介：實現(xiàn)一位加法器的設(shè)計，假設(shè)輸入?yún)?shù)為A,B，則輸出為A,B的和

  標(biāo)簽： 加法器

  上傳時間： 2017-01-02

  上傳用戶：baiom

• 1 8位加法器的設(shè)計 2 分頻電路 3 數(shù)字秒表的設(shè)計免費下載

  資源簡介：1 8位加法器的設(shè)計 2 分頻電路 3 數(shù)字秒表的設(shè)計

  標(biāo)簽： 8位 加法器 分頻電路 數(shù)字秒表

  上傳時間： 2014-01-02

  上傳用戶：hn891122

• 運用VHDL語言實現(xiàn)四位超前進(jìn)位加法器。免費下載

  資源簡介：運用VHDL語言實現(xiàn)四位超前進(jìn)位加法器。

  標(biāo)簽： VHDL 語言 加法器 進(jìn)位

  上傳時間： 2017-07-18

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• 用一位全加器組成四位全加器. 所用語言是Verilog HDL. 主要用在加法器的設(shè)計中。免費下載

  資源簡介：用一位全加器組成四位全加器. 所用語言是Verilog HDL. 主要用在加法器的設(shè)計中。

  標(biāo)簽： Verilog HDL 全加器 語言

  上傳時間： 2015-05-02

  上傳用戶：zukfu

• ALU加法器的設(shè)計免費下載

  資源簡介：ALU加法器的設(shè)計，實現(xiàn)帶進(jìn)位的加法運算！

  標(biāo)簽： ALU 加法器

  上傳時間： 2014-07-20

  上傳用戶：ruixue198909

• 一位加法器免費下載

  資源簡介：題目：一位加法器的設(shè)計 試實現(xiàn)一個十進(jìn)制的1位數(shù)加法器，其中十進(jìn)制數(shù)編碼為8421碼。十進(jìn)制數(shù)加法可首先轉(zhuǎn)換為二進(jìn)制加法來執(zhí)行。然后，若得到的和大于9，則產(chǎn)生一個進(jìn)位值，并在得到的和值上加6(這是用來補(bǔ)足未使用的六種輸入組合)。 要求：（1）利用...

  標(biāo)簽： 加法器

  上傳時間： 2017-05-09

  上傳用戶：明天明天明天

• 8位加法器的原代碼,主要內(nèi)容下載看了就知道免費下載

  資源簡介：8位加法器的原代碼,主要內(nèi)容下載看了就知道

  標(biāo)簽： 8位 加法器 代碼

  上傳時間： 2013-12-16

  上傳用戶：思琦琦

• 用vhdl語言設(shè)計CPU中的一部分：加法器的設(shè)計免費下載

  資源簡介：用vhdl語言設(shè)計CPU中的一部分：加法器的設(shè)計，包括多種加法器的設(shè)計方法！內(nèi)容為英文

  標(biāo)簽： vhdl CPU 語言 分

  上傳時間： 2015-06-11

  上傳用戶：xiaohuanhuan

• 實現(xiàn)四位加法器的VHDL代碼免費下載

  資源簡介：實現(xiàn)四位加法器的VHDL代碼，里面含有全加器的代碼

  標(biāo)簽： VHDL 加法器 代碼

  上傳時間： 2013-12-22

  上傳用戶：stvnash

• 16位加法器的流水線計算,verilog代碼免費下載

  資源簡介：16位加法器的流水線計算,verilog代碼，用于FPGA平臺。

  標(biāo)簽： verilog 加法器 代碼 流水線

  上傳時間： 2013-12-18

  上傳用戶：維子哥哥

• 四位加法器免費下載

  資源簡介：四位加法器，用OrCAD完成，可用于八位乃至十六位加法器的設(shè)計原型

  標(biāo)簽： 加法器

  上傳時間： 2015-09-07

  上傳用戶：jcljkh

• 應(yīng)用vhdl語言進(jìn)行加法器的設(shè)計免費下載

  資源簡介：應(yīng)用vhdl語言進(jìn)行加法器的設(shè)計，比較器的設(shè)計，隨著vhdl語言的應(yīng)用越來越廣泛，其重要性也更加明確。希望對大家有所幫助。

  標(biāo)簽： vhdl 語言 加法器

  上傳時間： 2015-11-11

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• 8位加法器的實現(xiàn)免費下載

  資源簡介：8位加法器的實現(xiàn)，非流水線結(jié)構(gòu)，很不錯。我測試過，效率比較高

  標(biāo)簽： 8位 加法器

  上傳時間： 2016-04-25

  上傳用戶：bcjtao