一個超前進位加法器（及其testbench) .v文件
資源簡介：一個超前進位加法器（及其testbench) .v文件
上傳時間： 2013-12-18
上傳用戶：chenbhdt
資源簡介：一個超前進位加法器的Verilog實現(xiàn)，內(nèi)含測試文件，可以綜合，非常有參考價值
上傳時間： 2014-01-04
上傳用戶：stella2015
資源簡介：用Verilog語言實現(xiàn)了一個8bit的超前進位加法器，其中包括測試文件。
上傳時間： 2013-12-19
上傳用戶：alan-ee
資源簡介：超前進位加法器的設計
上傳時間： 2013-10-19
上傳用戶：shen_dafa
資源簡介：VHDL實現(xiàn)的超前進位加法器
上傳時間： 2015-03-04
上傳用戶：leehom61
資源簡介：11,13,16位超前進位加法器的Verilog HDL源代碼。
上傳時間： 2013-12-28
上傳用戶：ouyangtongze
資源簡介：超前進位加法器的例子,包括源碼和測試文件,壓縮包,無密碼.
上傳時間： 2015-06-12
上傳用戶：希醬大魔王
資源簡介：本文件提供了用verilog HDL語言實現(xiàn)的8位超前進位加法器,充分說明了超前進位加法器和普通加法器之間的區(qū)別.
上傳時間： 2013-12-17
上傳用戶：ynwbosss
資源簡介：十六位超前進位加法器，Verilog HDL
上傳時間： 2015-09-21
上傳用戶：wff
資源簡介：超前進位加法器得VHDL實現(xiàn)小點資料代碼
上傳時間： 2016-02-06
上傳用戶：gaojiao1999
資源簡介：8位超前進位加法器 就是使各位的進位直接由加數(shù)和被加數(shù)來決定，而不需要依賴低位進位
上傳時間： 2016-04-25
上傳用戶：王小奇
資源簡介：兩個4bit超前進位加法器實現(xiàn)8bit加法器
上傳時間： 2016-06-20
上傳用戶：zhaiye
資源簡介：超前進位加法器是通常數(shù)字設計所必備的，本程序為32位超前進位加法器
上傳時間： 2016-11-23
上傳用戶：fredguo
資源簡介：基于Verilog HDL的16位超前進位加法器 分為3個功能子模塊
上傳時間： 2014-01-07
上傳用戶：yyyyyyyyyy
資源簡介：Verilog寫的 8 位超前進位加法器
上傳時間： 2017-07-01
上傳用戶：hustfanenze
資源簡介：運用VHDL語言實現(xiàn)四位超前進位加法器。
上傳時間： 2017-07-18
上傳用戶：66666
資源簡介：Ripple Adder: 16-bit 全加,半加及ripple adder的設計及VHDL程序 Carry Look ahead Adder:4, 16, 32 bits 前置進位加法器的設計方案及VHDL程序 Carry Select Adder:16 Bits 進位選擇加法器的設計方案及VHDL程序
上傳時間： 2015-05-13
上傳用戶：我們的船長
資源簡介：18bit的booth乘法器 采用booth2編碼 Wallace壓縮樹 以及超前進位結(jié)合進位選擇的36bit高性能加法器
上傳時間： 2017-01-13
上傳用戶：firstbyte
資源簡介：為了縮短加法電路運行時間，提高FPGA運行效率，利用選擇進位算法和差額分組算法用硬件電路實現(xiàn)32位加法器，差額分組中的加法單元是利用一種改進的超前進位算法實現(xiàn)，選擇進位算法可使不同的分組單元并行運算，利用低位的運算結(jié)果選擇高位的進位為1或者進位為...
上傳時間： 2013-12-19
上傳用戶：jshailingzzh
資源簡介：題目：一位加法器的設計 試實現(xiàn)一個十進制的1位數(shù)加法器，其中十進制數(shù)編碼為8421碼。十進制數(shù)加法可首先轉(zhuǎn)換為二進制加法來執(zhí)行。然后，若得到的和大于9，則產(chǎn)生一個進位值，并在得到的和值上加6(這是用來補足未使用的六種輸入組合)。 要求：（1）利用...
上傳時間： 2017-05-09
上傳用戶：明天明天明天
資源簡介：verilog shi 實現(xiàn)的加法器（8位）適用于初學asic
上傳時間： 2015-06-02
上傳用戶：一諾88
資源簡介：本程序是利用兩個4位二進制并行加法器通過級聯(lián)方式構(gòu)成一個8位加法器。
上傳時間： 2014-11-29
上傳用戶：270189020
資源簡介：此程序為用VERLOG HDL編寫的一個完整的3位加法器。
上傳時間： 2013-12-29
上傳用戶：498732662
資源簡介：加法器是實現(xiàn)兩個二進制數(shù)相加運算的 基本單元電路。8 位加法器就是實現(xiàn)兩個8 位 二進制相加,同時加上低位進位的運算電路。
上傳時間： 2016-12-29
上傳用戶：lx9076
資源簡介：一種可以完成16位有符號／無符號二進制數(shù)乘法的乘法器。該乘法器采用了改進的Booth算法，簡化了部分積的符號擴展，采用Wallace樹和超前進位加法器來進一步提高電路的運算速度。本乘法器可以作為嵌入式CPU內(nèi)核的乘法單元，整個設計用VHDL語言實現(xiàn)。
上傳時間： 2013-12-23
上傳用戶：skfreeman
資源簡介：實現(xiàn)17位加法，利用一個16位超前進位加法器和一個一位全加器構(gòu)成的一個有進位輸入和進位輸出的17加法器，并且16位加法器利用的使四位超前進位加法器構(gòu)成。它在booth乘法器設計中經(jīng)常用到。可以使初學者對模塊的調(diào)用了解更加透徹。
上傳時間： 2017-08-22
上傳用戶：kristycreasy
資源簡介：VHDL語言100例 VHDL學習資料VHDL 編程要點VHDL編程心得體會:100vhdl例子VHDL 編程要注意問題.docVHDL——按鍵消抖.docVHDL電路簡化.docVHDL編程心得體會.pdfvhd開發(fā)的官方手冊.pdf第1例 帶控制端口的加法器第2例 無控制端口的加法器第3例 乘法器第4例 比較器...
上傳時間： 2021-10-21
上傳用戶：ttalli
資源簡介：VHDL 基礎程序百例 FPGA 邏輯設計源碼VHDL語言100例第1例 帶控制端口的加法器第2例 無控制端口的加法器第3例 乘法器第4例 比較器第5例 二路選擇器第6例 寄存器第7例 移位寄存器第8例 綜合單元庫第9例 七值邏輯與基本數(shù)據(jù)類型第10例 函數(shù)第11例 七值邏輯線或分...
上傳時間： 2022-05-14
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資源簡介：8位加法器和減法器設計實習報告
上傳時間： 2013-10-22
上傳用戶：sjyy1001
資源簡介：一個無符號的加法器小程序
上傳時間： 2014-01-12
上傳用戶：cjl42111
