超前進位加法器是通常數字設計所必備的，本程序為32位超前進位加法器
資源簡介：超前進位加法器是通常數字設計所必備的，本程序為32位超前進位加法器
上傳時間： 2016-11-23
上傳用戶：fredguo
資源簡介：超前進位加法器的設計
上傳時間： 2013-10-19
上傳用戶：shen_dafa
資源簡介：VHDL實現的超前進位加法器
上傳時間： 2015-03-04
上傳用戶：leehom61
資源簡介：11,13,16位超前進位加法器的Verilog HDL源代碼。
上傳時間： 2013-12-28
上傳用戶：ouyangtongze
資源簡介：超前進位加法器的例子,包括源碼和測試文件,壓縮包,無密碼.
上傳時間： 2015-06-12
上傳用戶：希醬大魔王
資源簡介：本文件提供了用verilog HDL語言實現的8位超前進位加法器,充分說明了超前進位加法器和普通加法器之間的區別.
上傳時間： 2013-12-17
上傳用戶：ynwbosss
資源簡介：十六位超前進位加法器，Verilog HDL
上傳時間： 2015-09-21
上傳用戶：wff
資源簡介：一個超前進位加法器的Verilog實現，內含測試文件，可以綜合，非常有參考價值
上傳時間： 2014-01-04
上傳用戶：stella2015
資源簡介：用Verilog語言實現了一個8bit的超前進位加法器，其中包括測試文件。
上傳時間： 2013-12-19
上傳用戶：alan-ee
資源簡介：超前進位加法器得VHDL實現小點資料代碼
上傳時間： 2016-02-06
上傳用戶：gaojiao1999
資源簡介：8位超前進位加法器 就是使各位的進位直接由加數和被加數來決定，而不需要依賴低位進位
上傳時間： 2016-04-25
上傳用戶：王小奇
資源簡介：兩個4bit超前進位加法器實現8bit加法器
上傳時間： 2016-06-20
上傳用戶：zhaiye
資源簡介：一個超前進位加法器（及其testbench) .v文件
上傳時間： 2013-12-18
上傳用戶：chenbhdt
資源簡介：基于Verilog HDL的16位超前進位加法器 分為3個功能子模塊
上傳時間： 2014-01-07
上傳用戶：yyyyyyyyyy
資源簡介：Verilog寫的 8 位超前進位加法器
上傳時間： 2017-07-01
上傳用戶：hustfanenze
資源簡介：運用VHDL語言實現四位超前進位加法器。
上傳時間： 2017-07-18
上傳用戶：66666
資源簡介：Ripple Adder: 16-bit 全加,半加及ripple adder的設計及VHDL程序 Carry Look ahead Adder:4, 16, 32 bits 前置進位加法器的設計方案及VHDL程序 Carry Select Adder:16 Bits 進位選擇加法器的設計方案及VHDL程序
上傳時間： 2015-05-13
上傳用戶：我們的船長
資源簡介：為了縮短加法電路運行時間，提高FPGA運行效率，利用選擇進位算法和差額分組算法用硬件電路實現32位加法器，差額分組中的加法單元是利用一種改進的超前進位算法實現，選擇進位算法可使不同的分組單元并行運算，利用低位的運算結果選擇高位的進位為1或者進位為...
上傳時間： 2013-12-19
上傳用戶：jshailingzzh
資源簡介：加法器是實現兩個二進制數相加運算的 基本單元電路。8 位加法器就是實現兩個8 位 二進制相加,同時加上低位進位的運算電路。
上傳時間： 2016-12-29
上傳用戶：lx9076
資源簡介：18bit的booth乘法器 采用booth2編碼 Wallace壓縮樹 以及超前進位結合進位選擇的36bit高性能加法器
上傳時間： 2017-01-13
上傳用戶：firstbyte
資源簡介：介紹8位加法器、分頻電路、數字秒表的PPT，帶源碼，解釋詳細，一步一步學習，是學習VHDL的好
上傳時間： 2013-12-23
上傳用戶：Divine
資源簡介：大學vhdl語言實驗大全,基于max-plus2平臺,內有8-3譯碼器,8位加法器,數字鐘，數碼顯示，74ls138，8，4位計數器，d，rs觸發器，加法器，交通燈等，此原碼基于長江大學可編程器件實驗箱,如要運行在其他平臺上需要重新定義管腳
上傳時間： 2013-12-23
上傳用戶：qiaoyue
資源簡介：這是用vhdl編寫的四位加法器，請多指教
上傳時間： 2013-12-12
上傳用戶：yepeng139
資源簡介：VHD設計實例8位加法器的設計分頻電路數字秒表的設計
上傳時間： 2014-08-10
上傳用戶：yyq123456789
資源簡介：本程序是利用兩個4位二進制并行加法器通過級聯方式構成一個8位加法器。
上傳時間： 2014-11-29
上傳用戶：270189020
資源簡介：1 8位加法器的設計 2 分頻電路 3 數字秒表的設計
上傳時間： 2014-01-02
上傳用戶：hn891122
資源簡介：這是用VHDL實現的8位加法器，對新手有點幫助。
上傳時間： 2014-01-05
上傳用戶：1079836864
資源簡介：8位加法器設計是經過我認真仿真與設計出來的 希望對有需要的人有幫助
上傳時間： 2017-07-22
上傳用戶：xg262122
資源簡介：題目：一位加法器的設計 試實現一個十進制的1位數加法器，其中十進制數編碼為8421碼。十進制數加法可首先轉換為二進制加法來執行。然后，若得到的和大于9，則產生一個進位值，并在得到的和值上加6(這是用來補足未使用的六種輸入組合)。 要求：（1）利用...
上傳時間： 2017-05-09
上傳用戶：明天明天明天
資源簡介：正交頻分復用(OnIlogonaJ Frequency Division Multiplexing，OFDM)技術通過將整個信道分為多個帶寬相等并行傳輸的子信道，通過將信息經過子信道獨立傳輸來實現通信，子信道的正交性可以保證最大限度的利用頻譜資源。OFDM系統通過循環前綴來消除符號間干擾(ISI...
上傳時間： 2013-06-06
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