VHD設計實例8位加法器的設計分頻電路數字秒表的設計
資源簡介:VHD設計實例8位加法器的設計分頻電路數字秒表的設計
上傳時間: 2014-08-10
上傳用戶:yyq123456789
資源簡介:組合電路的設計8位加法器設計(ADD8.VHD)
上傳時間: 2016-10-13
上傳用戶:gonuiln
資源簡介:1 8位加法器的設計 2 分頻電路 3 數字秒表的設計
上傳時間: 2014-01-02
上傳用戶:hn891122
資源簡介:8位加法器設計是經過我認真仿真與設計出來的 希望對有需要的人有幫助
上傳時間: 2017-07-22
上傳用戶:xg262122
資源簡介:8位加法器和減法器設計實習報告
上傳時間: 2013-10-22
上傳用戶:sjyy1001
資源簡介:8位加法器的原代碼,主要內容下載看了就知道
上傳時間: 2013-12-16
上傳用戶:思琦琦
資源簡介:介紹8位加法器、分頻電路、數字秒表的PPT,帶源碼,解釋詳細,一步一步學習,是學習VHDL的好
上傳時間: 2013-12-23
上傳用戶:Divine
資源簡介:8位加法器的實現,非流水線結構,很不錯。我測試過,效率比較高
上傳時間: 2016-04-25
上傳用戶:bcjtao
資源簡介:8位加法器的實現,仿真通過,并且包括仿真文件,在quartusii7.1下調試通過
上傳時間: 2016-06-30
上傳用戶:xuan‘nian
資源簡介:加法器是實現兩個二進制數相加運算的 基本單元電路。8 位加法器就是實現兩個8 位 二進制相加,同時加上低位進位的運算電路。
上傳時間: 2016-12-29
上傳用戶:lx9076
資源簡介:這是用VHDL實現的8位加法器,對新手有點幫助。
上傳時間: 2014-01-05
上傳用戶:1079836864
資源簡介:大學VHDl語言實驗大全,基于max-plus2平臺,內有8-3譯碼器,8位加法器,數字鐘,數碼顯示,74ls138,8,4位計數器,d,rs觸發器,加法器,交通燈等,此原碼基于長江大學可編程器件實驗箱,如要運行在其他平臺上需要重新定義管腳
上傳時間: 2013-12-23
上傳用戶:qiaoyue
資源簡介:8位加法器VHDL 8位加法器VHDL 8位加法器VHDL
上傳時間: 2014-01-11
上傳用戶:qq521
資源簡介:本程序是利用兩個4位二進制并行加法器通過級聯方式構成一個8位加法器。
上傳時間: 2014-11-29
上傳用戶:270189020
資源簡介:8位加法器VHDL源程序,實驗題能夠在EDA開發系統中運行
上傳時間: 2013-12-29
上傳用戶:jhksyghr
資源簡介:一個好用的整數分頻電路 保證你喜歡 能夠實現對任意整數的分頻電路設計
上傳時間: 2013-09-01
上傳用戶:909000580
資源簡介:一個好用的整數分頻電路 保證你喜歡 能夠實現對任意整數的分頻電路設計
上傳時間: 2013-12-24
上傳用戶:熊少鋒
資源簡介:D觸發器組成的_2N_1_2分頻電路
上傳時間: 2013-10-12
上傳用戶:lyy1234
資源簡介:Verilog HDL語言編寫的5分頻電路。采用兩路時鐘相邏輯作用產生。
上傳時間: 2015-07-18
上傳用戶:yulg
資源簡介:用VHDL硬件描述語言實現的良好運行的三分頻電路
上傳時間: 2014-06-29
上傳用戶:龍飛艇
資源簡介:VHDL描述的時鐘分頻電路,用途廣...
上傳時間: 2013-12-15
上傳用戶:極客
資源簡介:用以實現信號的任意分頻,用于信號的精確分頻
上傳時間: 2016-05-31
上傳用戶:小眼睛LSL
資源簡介:超前進位加法器的設計
上傳時間: 2013-10-19
上傳用戶:shen_dafa
資源簡介:Ripple Adder: 16-bit 全加,半加及ripple adder的設計及VHDL程序 Carry Look ahead Adder:4, 16, 32 bits 前置進位加法器的設計方案及VHDL程序 Carry Select Adder:16 Bits 進位選擇加法器的設計方案及VHDL程序
上傳時間: 2015-05-13
上傳用戶:我們的船長
資源簡介:本文件提供了用verilog HDL語言實現的8位超前進位加法器,充分說明了超前進位加法器和普通加法器之間的區別.
上傳時間: 2013-12-17
上傳用戶:ynwbosss
資源簡介:8位超前進位加法器 就是使各位的進位直接由加數和被加數來決定,而不需要依賴低位進位
上傳時間: 2016-04-25
上傳用戶:王小奇
資源簡介:用VHADL和Verilog HDL實現帶進位的8位加減法器。
上傳時間: 2016-07-12
上傳用戶:bruce
資源簡介:實現一位加法器的設計,假設輸入參數為A,B,則輸出為A,B的和
上傳時間: 2017-01-02
上傳用戶:baiom
資源簡介:Verilog寫的 8 位超前進位加法器
上傳時間: 2017-07-01
上傳用戶:hustfanenze
資源簡介:這兩個分別是8位乘法器的VHDL語言的實現,并經過個人用QUARTUS的驗證,另外一個是奔騰處理器的設計思想
上傳時間: 2016-12-26
上傳用戶:kr770906