8位加法器的實(shí)現(xiàn)，仿真通過，并且包括仿真文件，在quartusii7.1下調(diào)試通過
資源簡(jiǎn)介：8位加法器的實(shí)現(xiàn)，非流水線結(jié)構(gòu)，很不錯(cuò)。我測(cè)試過，效率比較高
上傳時(shí)間： 2016-04-25
上傳用戶：bcjtao
資源簡(jiǎn)介：8位加法器的實(shí)現(xiàn)，仿真通過，并且包括仿真文件，在quartusii7.1下調(diào)試通過
上傳時(shí)間： 2016-06-30
上傳用戶：xuan‘nian
資源簡(jiǎn)介：加法器是實(shí)現(xiàn)兩個(gè)二進(jìn)制數(shù)相加運(yùn)算的 基本單元電路。8 位加法器就是實(shí)現(xiàn)兩個(gè)8 位 二進(jìn)制相加,同時(shí)加上低位進(jìn)位的運(yùn)算電路。
上傳時(shí)間： 2016-12-29
上傳用戶：lx9076
資源簡(jiǎn)介：8位加法器的原代碼,主要內(nèi)容下載看了就知道
上傳時(shí)間： 2013-12-16
上傳用戶：思琦琦
資源簡(jiǎn)介：VHD設(shè)計(jì)實(shí)例8位加法器的設(shè)計(jì)分頻電路數(shù)字秒表的設(shè)計(jì)
上傳時(shí)間： 2014-08-10
上傳用戶：yyq123456789
資源簡(jiǎn)介：1 8位加法器的設(shè)計(jì) 2 分頻電路 3 數(shù)字秒表的設(shè)計(jì)
上傳時(shí)間： 2014-01-02
上傳用戶：hn891122
資源簡(jiǎn)介：高達(dá)16位加法器的實(shí)現(xiàn)，工作環(huán)境在ISE，modesim，該例程較為詳細(xì)！
上傳時(shí)間： 2014-06-19
上傳用戶：小寶愛考拉
資源簡(jiǎn)介：這是用VHDL實(shí)現(xiàn)的8位加法器，對(duì)新手有點(diǎn)幫助。
上傳時(shí)間： 2014-01-05
上傳用戶：1079836864
資源簡(jiǎn)介：實(shí)現(xiàn)四位加法器的VHDL代碼，里面含有全加器的代碼
上傳時(shí)間： 2013-12-22
上傳用戶：stvnash
資源簡(jiǎn)介：介紹8位加法器、分頻電路、數(shù)字秒表的PPT，帶源碼，解釋詳細(xì)，一步一步學(xué)習(xí)，是學(xué)習(xí)VHDL的好
上傳時(shí)間： 2013-12-23
上傳用戶：Divine
資源簡(jiǎn)介：一個(gè)超前進(jìn)位加法器的Verilog實(shí)現(xiàn)，內(nèi)含測(cè)試文件，可以綜合，非常有參考價(jià)值
上傳時(shí)間： 2014-01-04
上傳用戶：stella2015
資源簡(jiǎn)介：組合電路的設(shè)計(jì)8位加法器設(shè)計(jì)(ADD8.vhd)
上傳時(shí)間： 2016-10-13
上傳用戶：gonuiln
資源簡(jiǎn)介：這兩個(gè)分別是8位乘法器的VHDL語言的實(shí)現(xiàn)，并經(jīng)過個(gè)人用QUARTUS的驗(yàn)證，另外一個(gè)是奔騰處理器的設(shè)計(jì)思想
上傳時(shí)間： 2016-12-26
上傳用戶：kr770906
資源簡(jiǎn)介：實(shí)現(xiàn)一位加法器的設(shè)計(jì)，假設(shè)輸入?yún)?shù)為A,B，則輸出為A,B的和
上傳時(shí)間： 2017-01-02
上傳用戶：baiom
資源簡(jiǎn)介：8位加法器設(shè)計(jì)是經(jīng)過我認(rèn)真仿真與設(shè)計(jì)出來的 希望對(duì)有需要的人有幫助
上傳時(shí)間： 2017-07-22
上傳用戶：xg262122
資源簡(jiǎn)介：8位加法器和減法器設(shè)計(jì)實(shí)習(xí)報(bào)告
上傳時(shí)間： 2013-10-22
上傳用戶：sjyy1001
資源簡(jiǎn)介：超前進(jìn)位加法器的設(shè)計(jì)
上傳時(shí)間： 2013-10-19
上傳用戶：shen_dafa
資源簡(jiǎn)介：大學(xué)vhdl語言實(shí)驗(yàn)大全,基于max-plus2平臺(tái),內(nèi)有8-3譯碼器,8位加法器,數(shù)字鐘，數(shù)碼顯示，74ls138，8，4位計(jì)數(shù)器，d，rs觸發(fā)器，加法器，交通燈等，此原碼基于長(zhǎng)江大學(xué)可編程器件實(shí)驗(yàn)箱,如要運(yùn)行在其他平臺(tái)上需要重新定義管腳
上傳時(shí)間： 2013-12-23
上傳用戶：qiaoyue
資源簡(jiǎn)介：11,13,16位超前進(jìn)位加法器的Verilog HDL源代碼。
上傳時(shí)間： 2013-12-28
上傳用戶：ouyangtongze
資源簡(jiǎn)介：Ripple Adder: 16-bit 全加,半加及ripple adder的設(shè)計(jì)及VHDL程序 Carry Look ahead Adder:4, 16, 32 bits 前置進(jìn)位加法器的設(shè)計(jì)方案及VHDL程序 Carry Select Adder:16 Bits 進(jìn)位選擇加法器的設(shè)計(jì)方案及VHDL程序
上傳時(shí)間： 2015-05-13
上傳用戶：我們的船長(zhǎng)
資源簡(jiǎn)介：超前進(jìn)位加法器的例子,包括源碼和測(cè)試文件,壓縮包,無密碼.
上傳時(shí)間： 2015-06-12
上傳用戶：希醬大魔王
資源簡(jiǎn)介：16位加法器的流水線計(jì)算,verilog代碼，用于FPGA平臺(tái)。
上傳時(shí)間： 2013-12-18
上傳用戶：維子哥哥
資源簡(jiǎn)介：8位加法器VHDL 8位加法器VHDL 8位加法器VHDL
上傳時(shí)間： 2014-01-11
上傳用戶：qq521
資源簡(jiǎn)介：本程序是利用兩個(gè)4位二進(jìn)制并行加法器通過級(jí)聯(lián)方式構(gòu)成一個(gè)8位加法器。
上傳時(shí)間： 2014-11-29
上傳用戶：270189020
資源簡(jiǎn)介：一個(gè)帶overflow功能的加法器的實(shí)現(xiàn)，采用Matlab+Simulink
上傳時(shí)間： 2013-12-05
上傳用戶：小儒尼尼奧
資源簡(jiǎn)介：8位加法器VHDL源程序，實(shí)驗(yàn)題能夠在EDA開發(fā)系統(tǒng)中運(yùn)行
上傳時(shí)間： 2013-12-29
上傳用戶：jhksyghr
資源簡(jiǎn)介：位加法器的verilog程序與4×4 乘法器的verilog描述?。?！
上傳時(shí)間： 2013-12-21
上傳用戶：ruixue198909
資源簡(jiǎn)介：為了縮短加法電路運(yùn)行時(shí)間，提高FPGA運(yùn)行效率，利用選擇進(jìn)位算法和差額分組算法用硬件電路實(shí)現(xiàn)32位加法器，差額分組中的加法單元是利用一種改進(jìn)的超前進(jìn)位算法實(shí)現(xiàn)，選擇進(jìn)位算法可使不同的分組單元并行運(yùn)算，利用低位的運(yùn)算結(jié)果選擇高位的進(jìn)位為1或者進(jìn)位為...
上傳時(shí)間： 2013-12-19
上傳用戶：jshailingzzh
資源簡(jiǎn)介：題目：一位加法器的設(shè)計(jì) 試實(shí)現(xiàn)一個(gè)十進(jìn)制的1位數(shù)加法器，其中十進(jìn)制數(shù)編碼為8421碼。十進(jìn)制數(shù)加法可首先轉(zhuǎn)換為二進(jìn)制加法來執(zhí)行。然后，若得到的和大于9，則產(chǎn)生一個(gè)進(jìn)位值，并在得到的和值上加6(這是用來補(bǔ)足未使用的六種輸入組合)。 要求：（1）利用...
上傳時(shí)間： 2017-05-09
上傳用戶：明天明天明天
資源簡(jiǎn)介：四位加法器，用OrCAD完成，可用于八位乃至十六位加法器的設(shè)計(jì)原型
上傳時(shí)間： 2015-09-07
上傳用戶：jcljkh
