高達16位加法器的實現，工作環境在ISE，modesim，該例程較為詳細！
資源簡介：高達16位加法器的實現，工作環境在ISE，modesim，該例程較為詳細！
上傳時間： 2014-06-19
上傳用戶：小寶愛考拉
資源簡介：16位加法器的流水線計算,verilog代碼，用于FPGA平臺。
上傳時間： 2013-12-18
上傳用戶：維子哥哥
資源簡介：8位加法器的實現，非流水線結構，很不錯。我測試過，效率比較高
上傳時間： 2016-04-25
上傳用戶：bcjtao
資源簡介：8位加法器的實現，仿真通過，并且包括仿真文件，在quartusii7.1下調試通過
上傳時間： 2016-06-30
上傳用戶：xuan‘nian
資源簡介：11,13,16位超前進位加法器的Verilog HDL源代碼。
上傳時間： 2013-12-28
上傳用戶：ouyangtongze
資源簡介：Ripple Adder: 16-bit 全加,半加及ripple adder的設計及VHDL程序 Carry Look ahead Adder:4, 16, 32 bits 前置進位加法器的設計方案及VHDL程序 Carry Select Adder:16 Bits 進位選擇加法器的設計方案及VHDL程序
上傳時間： 2015-05-13
上傳用戶：我們的船長
資源簡介：實現四位加法器的VHDL代碼，里面含有全加器的代碼
上傳時間： 2013-12-22
上傳用戶：stvnash
資源簡介：一個超前進位加法器的Verilog實現，內含測試文件，可以綜合，非常有參考價值
上傳時間： 2014-01-04
上傳用戶：stella2015
資源簡介：加法器是實現兩個二進制數相加運算的 基本單元電路。8 位加法器就是實現兩個8 位 二進制相加,同時加上低位進位的運算電路。
上傳時間： 2016-12-29
上傳用戶：lx9076
資源簡介：實現一位加法器的設計，假設輸入參數為A,B，則輸出為A,B的和
上傳時間： 2017-01-02
上傳用戶：baiom
資源簡介：8位加法器的原代碼,主要內容下載看了就知道
上傳時間： 2013-12-16
上傳用戶：思琦琦
資源簡介：16位加法器，需要的拿去，經仿真試驗成功的
上傳時間： 2016-01-30
上傳用戶：waizhang
資源簡介：超前進位加法器的設計
上傳時間： 2013-10-19
上傳用戶：shen_dafa
資源簡介：超前進位加法器的例子,包括源碼和測試文件,壓縮包,無密碼.
上傳時間： 2015-06-12
上傳用戶：希醬大魔王
資源簡介：VHD設計實例8位加法器的設計分頻電路數字秒表的設計
上傳時間： 2014-08-10
上傳用戶：yyq123456789
資源簡介：一個帶overflow功能的加法器的實現，采用Matlab+Simulink
上傳時間： 2013-12-05
上傳用戶：小儒尼尼奧
資源簡介：1 8位加法器的設計 2 分頻電路 3 數字秒表的設計
上傳時間： 2014-01-02
上傳用戶：hn891122
資源簡介：位加法器的verilog程序與4×4 乘法器的verilog描述！！！
上傳時間： 2013-12-21
上傳用戶：ruixue198909
資源簡介：為了縮短加法電路運行時間，提高FPGA運行效率，利用選擇進位算法和差額分組算法用硬件電路實現32位加法器，差額分組中的加法單元是利用一種改進的超前進位算法實現，選擇進位算法可使不同的分組單元并行運算，利用低位的運算結果選擇高位的進位為1或者進位為...
上傳時間： 2013-12-19
上傳用戶：jshailingzzh
資源簡介：題目：一位加法器的設計 試實現一個十進制的1位數加法器，其中十進制數編碼為8421碼。十進制數加法可首先轉換為二進制加法來執行。然后，若得到的和大于9，則產生一個進位值，并在得到的和值上加6(這是用來補足未使用的六種輸入組合)。 要求：（1）利用...
上傳時間： 2017-05-09
上傳用戶：明天明天明天
資源簡介：四位加法器，用OrCAD完成，可用于八位乃至十六位加法器的設計原型
上傳時間： 2015-09-07
上傳用戶：jcljkh
資源簡介：VHDL實現的超前進位加法器
上傳時間： 2015-03-04
上傳用戶：leehom61
資源簡介：本文件提供了用verilog HDL語言實現的8位超前進位加法器,充分說明了超前進位加法器和普通加法器之間的區別.
上傳時間： 2013-12-17
上傳用戶：ynwbosss
資源簡介：用Verilog語言實現了一個8bit的超前進位加法器，其中包括測試文件。
上傳時間： 2013-12-19
上傳用戶：alan-ee
資源簡介：實現簡單十六位加法器及測試程序 的verilog代碼
上傳時間： 2014-08-11
上傳用戶：
資源簡介：16位快速加法器verilong實現，很值得一看~
上傳時間： 2014-01-01
上傳用戶：zhouli
資源簡介：用vhdl語言 來實現 四位并行加法器的功能 是本科生的必學內容
上傳時間： 2016-10-27
上傳用戶：xg262122
資源簡介：基于Verilog HDL的16位超前進位加法器 分為3個功能子模塊
上傳時間： 2014-01-07
上傳用戶：yyyyyyyyyy
資源簡介：這是用VHDL實現的8位加法器，對新手有點幫助。
上傳時間： 2014-01-05
上傳用戶：1079836864
資源簡介：verilog實現16*16位乘法器，帶測試文件
上傳時間： 2013-12-18
上傳用戶：天誠24
