相 關(guān) 資 源

• Verilog寫的 8 位超前進(jìn)位加法器免費(fèi)下載

  資源簡介：Verilog寫的 8 位超前進(jìn)位加法器

  標(biāo)簽： Verilog 進(jìn)位 加法器

  上傳時(shí)間： 2017-07-01

  上傳用戶：hustfanenze

• 本文件提供了用Verilog HDL語言實(shí)現(xiàn)的8位超前進(jìn)位加法器,充分說明了超前進(jìn)位加法器和普通加法器之間的區(qū)別.免費(fèi)下載

  資源簡介：本文件提供了用Verilog HDL語言實(shí)現(xiàn)的8位超前進(jìn)位加法器,充分說明了超前進(jìn)位加法器和普通加法器之間的區(qū)別.

  標(biāo)簽： Verilog 加法器 HDL 進(jìn)位

  上傳時(shí)間： 2013-12-17

  上傳用戶：ynwbosss

• 11,13,16位超前進(jìn)位加法器的Verilog HDL源代碼。免費(fèi)下載

  資源簡介：11,13,16位超前進(jìn)位加法器的Verilog HDL源代碼。

  標(biāo)簽： Verilog HDL 11 13

  上傳時(shí)間： 2013-12-28

  上傳用戶：ouyangtongze

• 8位超前進(jìn)位加法器 就是使各位的進(jìn)位直接由加數(shù)和被加數(shù)來決定免費(fèi)下載

  資源簡介：8位超前進(jìn)位加法器 就是使各位的進(jìn)位直接由加數(shù)和被加數(shù)來決定，而不需要依賴低位進(jìn)位

  標(biāo)簽： 進(jìn)位 8位 加法器

  上傳時(shí)間： 2016-04-25

  上傳用戶：王小奇

• 基于Verilog HDL的16位超前進(jìn)位加法器 分為3個(gè)功能子模塊免費(fèi)下載

  資源簡介：基于Verilog HDL的16位超前進(jìn)位加法器 分為3個(gè)功能子模塊

  標(biāo)簽： Verilog HDL 進(jìn)位 加法器

  上傳時(shí)間： 2014-01-07

  上傳用戶：yyyyyyyyyy

• 用Verilog寫的8位十進(jìn)制頻率計(jì) 注釋非常清晰 有助菜鳥學(xué)習(xí)免費(fèi)下載

  資源簡介：用Verilog寫的8位十進(jìn)制頻率計(jì) 注釋非常清晰 有助菜鳥學(xué)習(xí)

  標(biāo)簽： Verilog 8位 十進(jìn)制 頻率計(jì)

  上傳時(shí)間： 2013-12-09

  上傳用戶：1966640071

• 十六位超前進(jìn)位加法器免費(fèi)下載

  資源簡介：十六位超前進(jìn)位加法器，Verilog HDL

  標(biāo)簽： 十六位 加法器 進(jìn)位

  上傳時(shí)間： 2015-09-21

  上傳用戶：wff

• 運(yùn)用VHDL語言實(shí)現(xiàn)四位超前進(jìn)位加法器。免費(fèi)下載

  資源簡介：運(yùn)用VHDL語言實(shí)現(xiàn)四位超前進(jìn)位加法器。

  標(biāo)簽： VHDL 語言 加法器 進(jìn)位

  上傳時(shí)間： 2017-07-18

  上傳用戶：66666

• 超前進(jìn)位加法器是通常數(shù)字設(shè)計(jì)所必備的免費(fèi)下載

  資源簡介：超前進(jìn)位加法器是通常數(shù)字設(shè)計(jì)所必備的，本程序?yàn)?2位超前進(jìn)位加法器

  標(biāo)簽： 進(jìn)位 加法器 數(shù)字設(shè)計(jì)

  上傳時(shí)間： 2016-11-23

  上傳用戶：fredguo

• 一個(gè)超前進(jìn)位加法器的Verilog實(shí)現(xiàn)免費(fèi)下載

  資源簡介：一個(gè)超前進(jìn)位加法器的Verilog實(shí)現(xiàn)，內(nèi)含測試文件，可以綜合，非常有參考價(jià)值

  標(biāo)簽： Verilog 進(jìn)位 加法器

  上傳時(shí)間： 2014-01-04

  上傳用戶：stella2015

• 用Verilog語言實(shí)現(xiàn)了一個(gè)8bit的超前進(jìn)位加法器免費(fèi)下載

  資源簡介：用Verilog語言實(shí)現(xiàn)了一個(gè)8bit的超前進(jìn)位加法器，其中包括測試文件。

  標(biāo)簽： Verilog 8bit 語言 加法器

  上傳時(shí)間： 2013-12-19

  上傳用戶：alan-ee

• 學(xué)Verilog時(shí)寫的8位十進(jìn)制頻率計(jì)免費(fèi)下載

  資源簡介：學(xué)Verilog時(shí)寫的8位十進(jìn)制頻率計(jì)，開發(fā)環(huán)境為quartus II6.0.

  標(biāo)簽： Verilog 8位 十進(jìn)制 頻率計(jì)

  上傳時(shí)間： 2014-01-20

  上傳用戶：氣溫達(dá)上千萬的

• 此模塊用于"PS/2接口的鼠標(biāo)或鍵盤"與"具有外部讀寫的8位并口單片機(jī)"雙向通信模塊. Verilog HDL語言編寫,在Quartus II 8.1 (32-Bit)軟件中編譯,并下載至EPM7免費(fèi)下載

  資源簡介：此模塊用于"PS/2接口的鼠標(biāo)或鍵盤"與"具有外部讀寫的8位并口單片機(jī)"雙向通信模塊. Verilog HDL語言編寫,在Quartus II 8.1 (32-Bit)軟件中編譯,并下載至EPM7128SLC84-10芯片中通過. 文件中有詳細(xì)的注解. 此模塊具有對于PS/2時(shí)鐘和數(shù)據(jù)線的濾波功能,這...

  標(biāo)簽： Verilog Quartus EPM7 8.1

  上傳時(shí)間： 2017-02-20

  上傳用戶：集美慧

• Verilog語言寫的8位CPU源代碼免費(fèi)下載

  資源簡介：Verilog語言寫的8位CPU源代碼，基本的算術(shù)運(yùn)算和邏輯運(yùn)算，對于學(xué)習(xí)計(jì)算機(jī)原理和Verilog語言都有良好的效果

  標(biāo)簽： Verilog CPU 8位 語言

  上傳時(shí)間： 2014-01-14

  上傳用戶：四只眼

• 一個(gè)自己寫的8位CPU程序免費(fèi)下載

  資源簡介：一個(gè)自己寫的8位CPU程序，以Verilog語言實(shí)現(xiàn)，僅可做8×8的乘法和8/8的除法，功能不強(qiáng)大，但對于初學(xué)Verilog的人應(yīng)該有些幫助

  標(biāo)簽： CPU 8位 程序

  上傳時(shí)間： 2013-12-23

  上傳用戶：manlian

• 超前進(jìn)位加法器的設(shè)計(jì)免費(fèi)下載

  資源簡介：超前進(jìn)位加法器的設(shè)計(jì)

  標(biāo)簽： 進(jìn)位 加法器

  上傳時(shí)間： 2013-10-19

  上傳用戶：shen_dafa

• 這是一個(gè)很好的Verilog 編寫的8位RISC CPU源碼（可做為MCU）免費(fèi)下載

  資源簡介：這是一個(gè)很好的Verilog 編寫的8位RISC CPU源碼（可做為MCU），并且包括完整的C 語言的測試代碼。

  標(biāo)簽： Verilog RISC CPU MCU

  上傳時(shí)間： 2014-01-05

  上傳用戶：李夢晗

• VHDL實(shí)現(xiàn)的超前進(jìn)位加法器免費(fèi)下載

  資源簡介：VHDL實(shí)現(xiàn)的超前進(jìn)位加法器

  標(biāo)簽： VHDL 進(jìn)位 加法器

  上傳時(shí)間： 2015-03-04

  上傳用戶：leehom61

• 超前進(jìn)位加法器的例子,包括源碼和測試文件,壓縮包,無密碼.免費(fèi)下載

  資源簡介：超前進(jìn)位加法器的例子,包括源碼和測試文件,壓縮包,無密碼.

  標(biāo)簽： 進(jìn)位 加法器 源碼 測試

  上傳時(shí)間： 2015-06-12

  上傳用戶：希醬大魔王

• 18bit的booth乘法器 采用booth2編碼 Wallace壓縮樹 以及超前進(jìn)位結(jié)合進(jìn)位選擇的36bit高性能加法器免費(fèi)下載

  資源簡介：18bit的booth乘法器 采用booth2編碼 Wallace壓縮樹 以及超前進(jìn)位結(jié)合進(jìn)位選擇的36bit高性能加法器

  標(biāo)簽： bit Wallace booth2 booth

  上傳時(shí)間： 2017-01-13

  上傳用戶：firstbyte

• 用Verilog 編寫的8位risc cpu免費(fèi)下載

  資源簡介：用Verilog 編寫的8位risc cpu，行為級(jí)描述，可綜合

  標(biāo)簽： Verilog risc cpu 8位

  上傳時(shí)間： 2017-07-24

  上傳用戶：gdgzhym

• 超前進(jìn)位加法器得VHDL實(shí)現(xiàn)小點(diǎn)資料代碼免費(fèi)下載

  資源簡介：超前進(jìn)位加法器得VHDL實(shí)現(xiàn)小點(diǎn)資料代碼

  標(biāo)簽： VHDL 進(jìn)位 加法器 代碼

  上傳時(shí)間： 2016-02-06

  上傳用戶：gaojiao1999

• 六十進(jìn)制計(jì)數(shù)器.電子萬年歷是計(jì)數(shù)器的應(yīng)用之一.年由月的十二進(jìn)制計(jì)數(shù)器進(jìn)位+1得到.月是日的三十進(jìn)制計(jì)數(shù)器進(jìn)位+1得到.日是小時(shí)的二十四進(jìn)制計(jì)數(shù)器進(jìn)位+1得到.小時(shí)是分的六十進(jìn)制計(jì)數(shù)器進(jìn)位+1得到.分是免費(fèi)下載

  資源簡介：六十進(jìn)制計(jì)數(shù)器.電子萬年歷是計(jì)數(shù)器的應(yīng)用之一.年由月的十二進(jìn)制計(jì)數(shù)器進(jìn)位+1得到.月是日的三十進(jìn)制計(jì)數(shù)器進(jìn)位+1得到.日是小時(shí)的二十四進(jìn)制計(jì)數(shù)器進(jìn)位+1得到.小時(shí)是分的六十進(jìn)制計(jì)數(shù)器進(jìn)位+1得到.分是秒的六十進(jìn)制計(jì)數(shù)器進(jìn)位+1得到.本程序基于VHDL.其開發(fā)環(huán)境...

  標(biāo)簽： 進(jìn)位 十進(jìn)制計(jì)數(shù)器 計(jì)數(shù)器 分

  上傳時(shí)間： 2014-11-29

  上傳用戶：13215175592

• 兩個(gè)4bit超前進(jìn)位加法器實(shí)現(xiàn)8bit加法器免費(fèi)下載

  資源簡介：兩個(gè)4bit超前進(jìn)位加法器實(shí)現(xiàn)8bit加法器

  標(biāo)簽： 4bit 8bit 加法器 進(jìn)位

  上傳時(shí)間： 2016-06-20

  上傳用戶：zhaiye

• 一個(gè)超前進(jìn)位加法器（及其testbench) .v文件免費(fèi)下載

  資源簡介：一個(gè)超前進(jìn)位加法器（及其testbench) .v文件

  標(biāo)簽： testbench 進(jìn)位 加法器

  上傳時(shí)間： 2013-12-18

  上傳用戶：chenbhdt

• 程序1使用延時(shí)模擬數(shù)字鐘的顯示過程（進(jìn)位） 程序0使用定時(shí)器做的準(zhǔn)確的數(shù)字鐘免費(fèi)下載

  資源簡介：程序1使用延時(shí)模擬數(shù)字鐘的顯示過程（進(jìn)位） 程序0使用定時(shí)器做的準(zhǔn)確的數(shù)字鐘

  標(biāo)簽： 程序 延時(shí) 定時(shí)器 模擬數(shù)字

  上傳時(shí)間： 2013-12-21

  上傳用戶：924484786

• 基本模型機(jī)的設(shè)計(jì)—不帶進(jìn)位與或運(yùn)算指令的實(shí)現(xiàn)免費(fèi)下載

  資源簡介：基本模型機(jī)的設(shè)計(jì)—不帶進(jìn)位與或運(yùn)算指令的實(shí)現(xiàn)

  標(biāo)簽： 模型 指令 進(jìn)位 運(yùn)算

  上傳時(shí)間： 2017-02-06

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• 基本模型機(jī)的設(shè)計(jì)—不帶進(jìn)位與或運(yùn)算指令的實(shí)現(xiàn)免費(fèi)下載

  資源簡介：基本模型機(jī)的設(shè)計(jì)—不帶進(jìn)位與或運(yùn)算指令的實(shí)現(xiàn)

  標(biāo)簽： 模型 指令 進(jìn)位 運(yùn)算

  上傳時(shí)間： 2013-12-25

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• 用Verilog寫的cordic相位鑒別采用8級(jí)的流水線的硬件設(shè)計(jì)免費(fèi)下載

  資源簡介：用Verilog寫的cordic相位鑒別，采用8級(jí)的流水線的硬件設(shè)計(jì)，適合感興趣的學(xué)習(xí)者學(xué)習(xí)，可以提高自己的能力，大家可以多交流哈

  標(biāo)簽： Verilog

  上傳時(shí)間： 2022-05-16

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• arm9_fpga2_Verilog是一個(gè)可以綜合的用Verilog寫的arm9的ip軟核免費(fèi)下載

  資源簡介：arm9_fpga2_Verilog是一個(gè)可以綜合的用Verilog寫的arm9的ip軟核，對學(xué)習(xí)arm和FPGA開發(fā)有幫助。

  標(biāo)簽： Verilog fpga arm9 arm

  上傳時(shí)間： 2013-08-23

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