用Verilog語(yǔ)言實(shí)現(xiàn)了一個(gè)8bit的超前進(jìn)位加法器，其中包括測(cè)試文件。
資源簡(jiǎn)介：用Verilog語(yǔ)言實(shí)現(xiàn)了一個(gè)8bit的超前進(jìn)位加法器，其中包括測(cè)試文件。
上傳時(shí)間： 2013-12-19
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資源簡(jiǎn)介：用C語(yǔ)言實(shí)現(xiàn)了一個(gè)簡(jiǎn)單的電話管理系統(tǒng)，具有增、刪、改用戶信息的功能。
上傳時(shí)間： 2016-07-26
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資源簡(jiǎn)介：VHDL實(shí)現(xiàn)的超前進(jìn)位加法器
上傳時(shí)間： 2015-03-04
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資源簡(jiǎn)介：Little C解釋程序源代碼用C語(yǔ)言實(shí)現(xiàn)了一個(gè)C語(yǔ)言的子集的解釋程序，之所以是子集，是由于考慮到本次畢業(yè)設(shè)計(jì)的時(shí)間上并不允許將整個(gè)C語(yǔ)言的解釋程序完成，事實(shí)上，若要將整個(gè)C語(yǔ)言的解釋程序完成，那將不是憑一己之力加上數(shù)月可以完成的。為此，結(jié)合所學(xué)的編譯...
上傳時(shí)間： 2013-12-25
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資源簡(jiǎn)介：本文件提供了用Verilog HDL語(yǔ)言實(shí)現(xiàn)的8位超前進(jìn)位加法器,充分說(shuō)明了超前進(jìn)位加法器和普通加法器之間的區(qū)別.
上傳時(shí)間： 2013-12-17
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資源簡(jiǎn)介：用C語(yǔ)言實(shí)現(xiàn)了一個(gè)帶頭節(jié)點(diǎn)的線性鏈表和鏈隊(duì)列
上傳時(shí)間： 2013-12-19
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資源簡(jiǎn)介：這是一個(gè)用c++語(yǔ)言實(shí)現(xiàn)了語(yǔ)法分析的原代碼，對(duì)我們理解語(yǔ)法分析的過(guò)程很有幫助
上傳時(shí)間： 2016-04-22
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資源簡(jiǎn)介：用Verilog語(yǔ)言實(shí)現(xiàn)了8bit編碼器.
上傳時(shí)間： 2016-07-15
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資源簡(jiǎn)介：該程序用C語(yǔ)言實(shí)現(xiàn)了大整數(shù)的加減乘除運(yùn)算
上傳時(shí)間： 2015-05-28
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資源簡(jiǎn)介：用c語(yǔ)言實(shí)現(xiàn)了操作系統(tǒng)中的哲學(xué)家就餐問(wèn)題,可以參考
上傳時(shí)間： 2016-05-08
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資源簡(jiǎn)介：用Verilog語(yǔ)言實(shí)現(xiàn)了常用3-8譯碼器.
上傳時(shí)間： 2014-01-19
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資源簡(jiǎn)介：用Verilog語(yǔ)言實(shí)現(xiàn)了全加器,可綜合可仿真通過(guò)
上傳時(shí)間： 2013-12-25
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資源簡(jiǎn)介：用Verilog語(yǔ)言實(shí)現(xiàn)了J-K觸發(fā)器,可綜合可仿真通過(guò)
上傳時(shí)間： 2014-01-25
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資源簡(jiǎn)介：本程序用Java語(yǔ)言描述了一個(gè)基本的銀行管理系統(tǒng)，用簡(jiǎn)單GUI界面給出了一個(gè)類似ATM的功能。
上傳時(shí)間： 2013-12-21
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資源簡(jiǎn)介：本程序用java語(yǔ)言實(shí)現(xiàn)了文件流的幾乎所有操作，如文件復(fù)制，移動(dòng)，刪除，新建等。
上傳時(shí)間： 2017-07-29
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資源簡(jiǎn)介：一個(gè)超前進(jìn)位加法器的Verilog實(shí)現(xiàn)，內(nèi)含測(cè)試文件，可以綜合，非常有參考價(jià)值
上傳時(shí)間： 2014-01-04
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資源簡(jiǎn)介：11,13,16位超前進(jìn)位加法器的Verilog HDL源代碼。
上傳時(shí)間： 2013-12-28
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資源簡(jiǎn)介：兩個(gè)4bit超前進(jìn)位加法器實(shí)現(xiàn)8bit加法器
上傳時(shí)間： 2016-06-20
上傳用戶：zhaiye
資源簡(jiǎn)介：基于Verilog HDL的16位超前進(jìn)位加法器 分為3個(gè)功能子模塊
上傳時(shí)間： 2014-01-07
上傳用戶：yyyyyyyyyy
資源簡(jiǎn)介：Verilog寫(xiě)的 8 位超前進(jìn)位加法器
上傳時(shí)間： 2017-07-01
上傳用戶：hustfanenze
資源簡(jiǎn)介：運(yùn)用VHDL語(yǔ)言實(shí)現(xiàn)四位超前進(jìn)位加法器。
上傳時(shí)間： 2017-07-18
上傳用戶：66666
資源簡(jiǎn)介：超前進(jìn)位加法器的設(shè)計(jì)
上傳時(shí)間： 2013-10-19
上傳用戶：shen_dafa
資源簡(jiǎn)介：超前進(jìn)位加法器的例子,包括源碼和測(cè)試文件,壓縮包,無(wú)密碼.
上傳時(shí)間： 2015-06-12
上傳用戶：希醬大魔王
資源簡(jiǎn)介：超前進(jìn)位加法器得VHDL實(shí)現(xiàn)小點(diǎn)資料代碼
上傳時(shí)間： 2016-02-06
上傳用戶：gaojiao1999
資源簡(jiǎn)介：8位超前進(jìn)位加法器 就是使各位的進(jìn)位直接由加數(shù)和被加數(shù)來(lái)決定，而不需要依賴低位進(jìn)位
上傳時(shí)間： 2016-04-25
上傳用戶：王小奇
資源簡(jiǎn)介：一個(gè)超前進(jìn)位加法器（及其testbench) .v文件
上傳時(shí)間： 2013-12-18
上傳用戶：chenbhdt
資源簡(jiǎn)介：超前進(jìn)位加法器是通常數(shù)字設(shè)計(jì)所必備的，本程序?yàn)?2位超前進(jìn)位加法器
上傳時(shí)間： 2016-11-23
上傳用戶：fredguo
資源簡(jiǎn)介：一個(gè)pci接口的硬件描述語(yǔ)言的實(shí)現(xiàn)源代碼,用Verilog語(yǔ)言實(shí)現(xiàn)
上傳時(shí)間： 2015-08-10
上傳用戶：zhichenglu
資源簡(jiǎn)介：一個(gè)用Verilog語(yǔ)言實(shí)現(xiàn)的包含：鍵盤(pán)掃描，led驅(qū)動(dòng)、vga視頻輸出的例子。功能為用鍵盤(pán)控制一個(gè)方塊的顯示位置。需要有fpga板子支持。
上傳時(shí)間： 2014-01-10
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資源簡(jiǎn)介：本程序?qū)崿F(xiàn)了一個(gè)十字路口的交通燈信號(hào)系統(tǒng)。在設(shè)計(jì)過(guò)程中借助硬件描述語(yǔ)言Verilog hdl的強(qiáng)大行為級(jí)描述能力直接進(jìn)行系統(tǒng)級(jí)描述。
上傳時(shí)間： 2013-12-25
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