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  資源簡介：用VERILOG語言實現(xiàn)了常用3-8譯碼器.

  標(biāo)簽： VERILOG 語言 譯碼器

  上傳時間： 2014-01-19

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  資源簡介：用VERILOG語言實現(xiàn)了一個8bit的超前進(jìn)位加法器，其中包括測試文件。

  標(biāo)簽： VERILOG 8bit 語言 加法器

  上傳時間： 2013-12-19

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  資源簡介：用VERILOG語言總結(jié)了常用代碼 非常有用

  標(biāo)簽： VERILOG 語言 代碼

  上傳時間： 2013-11-26

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• 用VERILOG語言實現(xiàn)了8BIT編碼器.免費下載

  資源簡介：用VERILOG語言實現(xiàn)了8BIT編碼器.

  標(biāo)簽： VERILOG 8BIT 語言 編碼器

  上傳時間： 2016-07-15

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• 用VERILOG語言實現(xiàn)了全加器,可綜合可仿真通過免費下載

  資源簡介：用VERILOG語言實現(xiàn)了全加器,可綜合可仿真通過

  標(biāo)簽： VERILOG 語言 全加器 仿真

  上傳時間： 2013-12-25

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• 用VERILOG語言實現(xiàn)了J-K觸發(fā)器,可綜合可仿真通過免費下載

  資源簡介：用VERILOG語言實現(xiàn)了J-K觸發(fā)器,可綜合可仿真通過

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  上傳時間： 2014-01-25

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• VERILOG語言實現(xiàn)的Hamming(3,7)編碼器免費下載

  資源簡介：VERILOG語言實現(xiàn)的Hamming(3,7)編碼器，可用于FPGA實現(xiàn)

  標(biāo)簽： VERILOG Hamming 語言 編碼器

  上傳時間： 2016-05-09

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• 此程序用通過PFGA用VHDL語言實現(xiàn)了傅立葉變換免費下載

  資源簡介：此程序用通過PFGA用VHDL語言實現(xiàn)了傅立葉變換，希望對大家有用

  標(biāo)簽： PFGA VHDL 程序 傅立葉變換

  上傳時間： 2013-08-30

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• 采用VERILOG語言,實現(xiàn)了FPGA控制視頻芯片的數(shù)據(jù)采集,并將數(shù)據(jù)按幀存儲起來免費下載

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  標(biāo)簽： VERILOG FPGA 語言 控制

  上傳時間： 2013-09-01

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• Little C解釋程序源代碼用C語言實現(xiàn)了一個C語言的子集的解釋程序免費下載

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  標(biāo)簽： Little C語言 程序 源代碼

  上傳時間： 2013-12-25

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• 本程序用Matlab語言實現(xiàn)了基于Arnold變換的圖像置亂算法免費下載

  資源簡介：本程序用Matlab語言實現(xiàn)了基于Arnold變換的圖像置亂算法

  標(biāo)簽： Matlab Arnold 程序 變換

  上傳時間： 2015-03-24

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• 用C語言實現(xiàn)了LZ77算法。程序獨特之處在于使用了64KB大小的固定長度窗口免費下載

  資源簡介：用C語言實現(xiàn)了LZ77算法。程序獨特之處在于使用了64KB大小的固定長度窗口，利用此方法可分塊壓縮數(shù)據(jù)。

  標(biāo)簽： 77 64 LZ KB

  上傳時間： 2015-04-05

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• 程序用C語言實現(xiàn)了貝葉斯在數(shù)據(jù)挖掘中分類和預(yù)測中的應(yīng)用免費下載

  資源簡介：程序用C語言實現(xiàn)了貝葉斯在數(shù)據(jù)挖掘中分類和預(yù)測中的應(yīng)用，通過程序可以很好的進(jìn)行分類和預(yù)測。

  標(biāo)簽： 程序 C語言 數(shù)據(jù)挖掘 分類

  上傳時間： 2013-12-20

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• 本程序用C語言實現(xiàn)了集成神經(jīng)網(wǎng)絡(luò)解決廣義異或問題。用神經(jīng)網(wǎng)絡(luò)集成方法做成表決網(wǎng),可克服初始權(quán)值的影響,對神經(jīng)網(wǎng)絡(luò)分類器來說:假設(shè)有N個獨立的子網(wǎng),采用絕對多數(shù)投票法,再假設(shè)每個子網(wǎng)以1-p的概率給出正免費下載

  資源簡介：本程序用C語言實現(xiàn)了集成神經(jīng)網(wǎng)絡(luò)解決廣義異或問題。用神經(jīng)網(wǎng)絡(luò)集成方法做成表決網(wǎng),可克服初始權(quán)值的影響,對神經(jīng)網(wǎng)絡(luò)分類器來說:假設(shè)有N個獨立的子網(wǎng),采用絕對多數(shù)投票法,再假設(shè)每個子網(wǎng)以1-p的概率給出正確結(jié)果,且網(wǎng)絡(luò)之間的錯誤不相關(guān),則表決系統(tǒng)發(fā)生錯誤的...

  標(biāo)簽： 神經(jīng)網(wǎng)絡(luò) 子網(wǎng) 程序 C語言

  上傳時間： 2015-05-03

  上傳用戶：kiklkook

• 用VERILOG語言實現(xiàn)的ARM7處理器的標(biāo)準(zhǔn)內(nèi)核的源代碼程序,nnARM, 具有很好的參考價值免費下載

  資源簡介：用VERILOG語言實現(xiàn)的ARM7處理器的標(biāo)準(zhǔn)內(nèi)核的源代碼程序,nnARM, 具有很好的參考價值

  標(biāo)簽： VERILOG nnARM ARM7 語言

  上傳時間： 2015-05-10

  上傳用戶：wanghui2438

• 該程序用C語言實現(xiàn)了大整數(shù)的加減乘除運算免費下載

  資源簡介：該程序用C語言實現(xiàn)了大整數(shù)的加減乘除運算

  標(biāo)簽： 程序 C語言 整數(shù) 減

  上傳時間： 2015-05-28

  上傳用戶：zhangyi99104144

• 一個pci接口的硬件描述語言的實現(xiàn)源代碼,用VERILOG語言實現(xiàn)免費下載

  資源簡介：一個pci接口的硬件描述語言的實現(xiàn)源代碼,用VERILOG語言實現(xiàn)

  標(biāo)簽： VERILOG pci 接口 硬件描述語言

  上傳時間： 2015-08-10

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• 本程序用c++語言實現(xiàn)了wcdma系統(tǒng)當(dāng)中的信道預(yù)測算法免費下載

  資源簡介：本程序用c++語言實現(xiàn)了wcdma系統(tǒng)當(dāng)中的信道預(yù)測算法，并給出了該算法的吞吐量以及誤碼率的性能

  標(biāo)簽： wcdma 程序 信道 語言

  上傳時間： 2013-12-22

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• 用C語言實現(xiàn)了遺傳算法,上機(jī)調(diào)試即可應(yīng)用,很好的東西免費下載

  資源簡介：用C語言實現(xiàn)了遺傳算法,上機(jī)調(diào)試即可應(yīng)用,很好的東西

  標(biāo)簽： C語言 算法 調(diào)試

  上傳時間： 2014-01-06

  上傳用戶：xiaohuanhuan

• 用VERILOG語言實現(xiàn)信號發(fā)生器免費下載

  資源簡介：用VERILOG語言實現(xiàn)信號發(fā)生器，包括AM，F(xiàn)M,PM，ASK,PSK,FSK調(diào)制。

  標(biāo)簽： VERILOG 語言 信號發(fā)生器

  上傳時間： 2013-12-09

  上傳用戶：獨孤求源

• 用VC++語言實現(xiàn)了基于距離免費下載

  資源簡介：用VC++語言實現(xiàn)了基于距離，基于密度和改進(jìn)的數(shù)據(jù)聚類算法。

  標(biāo)簽： VC 語言

  上傳時間： 2013-12-24

  上傳用戶：wendy15

• 這是Atmel16單片機(jī)控制DDS芯片（AD9850）的源代碼。程序用C語言實現(xiàn)了兩個功能：一是控制DDS芯片輸出不同頻率的正弦波；二是并在LCD上顯示當(dāng)前頻率。免費下載

  資源簡介：這是Atmel16單片機(jī)控制DDS芯片（AD9850）的源代碼。程序用C語言實現(xiàn)了兩個功能：一是控制DDS芯片輸出不同頻率的正弦波；二是并在LCD上顯示當(dāng)前頻率。

  標(biāo)簽： DDS Atmel 9850 LCD

  上傳時間： 2013-12-21

  上傳用戶：caixiaoxu26

• 采用VERILOG語言,實現(xiàn)了FPGA控制視頻芯片的數(shù)據(jù)采集,并將數(shù)據(jù)按幀存儲起來免費下載

  資源簡介：采用VERILOG語言,實現(xiàn)了FPGA控制視頻芯片的數(shù)據(jù)采集,并將數(shù)據(jù)按幀存儲起來

  標(biāo)簽： VERILOG FPGA 語言 控制

  上傳時間： 2013-12-25

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• 用java語言實現(xiàn)了B樣條曲線的做法。 可以自由輸入控制點免費下載

  資源簡介：用java語言實現(xiàn)了B樣條曲線的做法。 可以自由輸入控制點，并可以通過鼠標(biāo)調(diào)節(jié)控制點的位置。

  標(biāo)簽： java 語言 控制 輸入

  上傳時間： 2015-10-14

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• 本程序用java語言實現(xiàn)了socket通信服務(wù)器端程序免費下載

  資源簡介：本程序用java語言實現(xiàn)了socket通信服務(wù)器端程序，經(jīng)過在jbuilderX上的實際測試得到成功。

  標(biāo)簽： socket java 程序 服務(wù)器

  上傳時間： 2013-12-15

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• 本程序用java語言實現(xiàn)了socket通信客戶端程序免費下載

  資源簡介：本程序用java語言實現(xiàn)了socket通信客戶端程序，經(jīng)過在jbuilderX上的實際測試得到成功。

  標(biāo)簽： socket java 程序 語言

  上傳時間： 2015-10-25

  上傳用戶：xjz632

• 用VERILOG語言實現(xiàn)的數(shù)據(jù)加密標(biāo)準(zhǔn)代碼,在QUARTUS5.1上仿真過免費下載

  資源簡介：用VERILOG語言實現(xiàn)的數(shù)據(jù)加密標(biāo)準(zhǔn)代碼,在QUARTUS5.1上仿真過

  標(biāo)簽： VERILOG QUARTUS 5.1 語言

  上傳時間： 2014-09-08

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• 此程序用通過PFGA用VHDL語言實現(xiàn)了傅立葉變換免費下載

  資源簡介：此程序用通過PFGA用VHDL語言實現(xiàn)了傅立葉變換，希望對大家有用

  標(biāo)簽： PFGA VHDL 程序 傅立葉變換

  上傳時間： 2014-01-19

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• 用VERILOG語言實現(xiàn)DCT編解碼 附有DCT的說明免費下載

  資源簡介：用VERILOG語言實現(xiàn)DCT編解碼 附有DCT的說明

  標(biāo)簽： DCT VERILOG 語言 編解碼

  上傳時間： 2013-11-26

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• 一個用VERILOG語言實現(xiàn)的包含：鍵盤掃描免費下載

  資源簡介：一個用VERILOG語言實現(xiàn)的包含：鍵盤掃描，led驅(qū)動、vga視頻輸出的例子。功能為用鍵盤控制一個方塊的顯示位置。需要有fpga板子支持。

  標(biāo)簽： VERILOG 語言 鍵盤掃描

  上傳時間： 2014-01-10

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