verilog shi 實(shí)現(xiàn)的加法器（8位）適用于初學(xué)asic
資源簡(jiǎn)介：verilog shi 實(shí)現(xiàn)的加法器（8位）適用于初學(xué)asic
上傳時(shí)間： 2015-06-02
上傳用戶：一諾88
資源簡(jiǎn)介：最高優(yōu)先級(jí)編碼器 8位相等比較器 三人表決器（三種不同的描述方式） 加法器描述 8位總線收發(fā)器：74245 （注2） 地址譯碼（for m68008） 多路選擇器（使用select語句） LED七段譯碼 多路選擇器（使用if－else語句） 雙2－4譯碼器：74139 多路選擇器...
上傳時(shí)間： 2015-04-11
上傳用戶：tianyi223
資源簡(jiǎn)介：是一個(gè)用verilog寫成的加法器電路,可把七個(gè)元件加起來
上傳時(shí)間： 2014-01-07
上傳用戶：zhangzhenyu
資源簡(jiǎn)介：在FPGA實(shí)現(xiàn)的加法器實(shí)現(xiàn)的Veilog代碼，應(yīng)用軟件為賽林思公司的ISE9.1
上傳時(shí)間： 2017-05-16
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資源簡(jiǎn)介：用VHDL硬件描述語言實(shí)現(xiàn)的對(duì)FPGA（Cyclone II）的配置的VHDL源代碼。
上傳時(shí)間： 2015-04-02
上傳用戶：nanxia
資源簡(jiǎn)介：簡(jiǎn)單DES的C++代碼（8位加密和解密）。
上傳時(shí)間： 2015-08-17
上傳用戶：Yukiseop
資源簡(jiǎn)介：8位加法器VHDL 8位加法器VHDL 8位加法器VHDL
上傳時(shí)間： 2014-01-11
上傳用戶：qq521
資源簡(jiǎn)介：設(shè)計(jì)一個(gè)字節(jié)（8 位）比較器。 要求：比較兩個(gè)字節(jié)的大小，如a[7:0]大于 b[7:0]輸出高電平,否則輸出低電平,改寫測(cè)試 模型,使其能進(jìn)行比較全面的測(cè)試 。
上傳時(shí)間： 2015-11-07
上傳用戶：manking0408
資源簡(jiǎn)介：簡(jiǎn)單C編譯器生成的目標(biāo)代碼是8086的匯編代碼（16位），可以在一般的PC上被像MASM之類的匯編編譯程序編譯，生成可執(zhí)行文件后，在DOS或Windows控制臺(tái)下運(yùn)行。 實(shí)現(xiàn)的語言定義如下: 語言類似于tiny語言，不支持過程調(diào)用，也就是只有一個(gè)main函數(shù)，無其他函數(shù)和...
上傳時(shí)間： 2016-02-06
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資源簡(jiǎn)介：m683xx系列單片機(jī)（8位），上面的嵌入式系統(tǒng)ucos2移植，相信會(huì)讓有需求的您爽到高潮
上傳時(shí)間： 2013-12-29
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資源簡(jiǎn)介：《ARM應(yīng)用系統(tǒng)開發(fā)詳解——基于S3C4510B的系統(tǒng)設(shè)計(jì)（第二版）》,為初學(xué)ARM的朋友提供一個(gè)好的方法。
上傳時(shí)間： 2014-01-20
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資源簡(jiǎn)介：程序1使用延時(shí)模擬數(shù)字鐘的顯示過程（進(jìn)位） 程序0使用定時(shí)器做的準(zhǔn)確的數(shù)字鐘
上傳時(shí)間： 2013-12-21
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資源簡(jiǎn)介：加法器（使用verilog編寫的）,雖然簡(jiǎn)單，但是這也是學(xué)習(xí)verilog最基礎(chǔ)的東西！希望大家一起學(xué)習(xí)！
上傳時(shí)間： 2013-12-10
上傳用戶：410805624
資源簡(jiǎn)介：高亮語法類 1）了解HASH函數(shù)在網(wǎng)絡(luò)安全中的應(yīng)用 （2）掌握HASH函數(shù)實(shí)現(xiàn)的原理 二、要求 （1）用任何語言編程完成實(shí)現(xiàn)HASH函數(shù)的功能 （2）輸入任何8個(gè)字節(jié)（64位）的數(shù)據(jù)，得出對(duì)應(yīng)的8位HASH代碼（摘要）
上傳時(shí)間： 2015-05-01
上傳用戶：luke5347
資源簡(jiǎn)介：8位的加法器設(shè)計(jì)，分4個(gè)工程完成的，用的是Quartus II軟件。
上傳時(shí)間： 2014-01-20
上傳用戶：myworkpost
資源簡(jiǎn)介：這是一個(gè)用verilog實(shí)現(xiàn)的除法器代碼。
上傳時(shí)間： 2013-12-28
上傳用戶：wmwai1314
資源簡(jiǎn)介：java實(shí)現(xiàn)的簡(jiǎn)單的整型的加法器，該計(jì)算器具有加法功能，包含兩個(gè)輸入框用于輸入兩個(gè)浮點(diǎn)數(shù)，一個(gè)輸出框用于輸出計(jì)算結(jié)果，一個(gè)按鈕，當(dāng)鼠標(biāo)點(diǎn)擊按鈕時(shí)，在輸出框輸出計(jì)算結(jié)果
上傳時(shí)間： 2015-12-17
上傳用戶：liglechongchong
資源簡(jiǎn)介：自己編制的加法器的verilog程序 希望對(duì)大家有所幫助
上傳時(shí)間： 2016-02-07
上傳用戶：李夢(mèng)晗
資源簡(jiǎn)介：使用硬件實(shí)現(xiàn),通過FPGA驗(yàn)證的效率較高的加法器,
上傳時(shí)間： 2016-05-11
上傳用戶：希醬大魔王
資源簡(jiǎn)介：verilog語言實(shí)現(xiàn)的算端口模塊（Dual_port_ram)
上傳時(shí)間： 2014-01-05
上傳用戶：yzy6007
資源簡(jiǎn)介：一個(gè)帶overflow功能的加法器的實(shí)現(xiàn)，采用Matlab+Simulink
上傳時(shí)間： 2013-12-05
上傳用戶：小儒尼尼奧
資源簡(jiǎn)介：一個(gè)基于Matlab+Simulink的帶Rounding功能的加法器實(shí)現(xiàn)
上傳時(shí)間： 2016-07-20
上傳用戶：youlongjian0
資源簡(jiǎn)介：單鏈表實(shí)現(xiàn)一元多項(xiàng)式的加減（數(shù)據(jù)結(jié)構(gòu)C++）
上傳時(shí)間： 2014-06-20
上傳用戶：l254587896
資源簡(jiǎn)介：用RC4算法實(shí)現(xiàn)控制臺(tái)對(duì)所有文件（任意類型的文件）的加解密（注意明文和密文都以文件形式存在）
上傳時(shí)間： 2017-02-05
上傳用戶：lanjisu111
資源簡(jiǎn)介：最高8位帶符號(hào)的加法器的核心代碼在masm上調(diào)試通過。
上傳時(shí)間： 2017-02-21
上傳用戶：BOBOniu
資源簡(jiǎn)介：本程序是在一位全加器的基礎(chǔ)上設(shè)計(jì)一個(gè)16位的加法器,用verilog HDL語言描述.
上傳時(shí)間： 2013-12-03
上傳用戶：moerwang
資源簡(jiǎn)介：用verilog設(shè)計(jì)的加法器，經(jīng)過modelsim工具驗(yàn)證無問題。有問題請(qǐng)反饋。
上傳時(shí)間： 2017-02-27
上傳用戶：zhangqi
資源簡(jiǎn)介：這是個(gè)基于 Xilinx Spartan3 的加法器，利用verilog語言編寫，對(duì)于EDA初學(xué)者來說有一定的參考價(jià)值。
上傳時(shí)間： 2014-02-02
上傳用戶：671145514
資源簡(jiǎn)介：經(jīng)過精心設(shè)計(jì)的加法器的代碼，并在FPGA硬件平臺(tái)實(shí)現(xiàn)和驗(yàn)證過的
上傳時(shí)間： 2014-01-11
上傳用戶：windwolf2000
資源簡(jiǎn)介：兩個(gè)浮點(diǎn)數(shù)相加的加法器，使用verilog編寫
上傳時(shí)間： 2016-07-22
上傳用戶：hustfanenze
