相 關 資 源

• Verilog設計的加法器免費下載

  資源簡介：用Verilog設計的加法器，經過modelsim工具驗證無問題。有問題請反饋。

  標簽： Verilog 加法器

  上傳時間： 2017-02-27

  上傳用戶：zhangqi

• 經過精心設計的加法器的代碼免費下載

  資源簡介：經過精心設計的加法器的代碼，并在FPGA硬件平臺實現和驗證過的

  標簽： 加法器 代碼

  上傳時間： 2014-01-11

  上傳用戶：windwolf2000

• 本程序是在一位全加器的基礎上設計一個16位的加法器,用Verilog HDL語言描述.免費下載

  資源簡介：本程序是在一位全加器的基礎上設計一個16位的加法器,用Verilog HDL語言描述.

  標簽： Verilog HDL 程序 全加器

  上傳時間： 2013-12-03

  上傳用戶：moerwang

• Verilog shi 實現的加法器（8位）適用于初學asic免費下載

  資源簡介：Verilog shi 實現的加法器（8位）適用于初學asic

  標簽： Verilog asic shi 8位

  上傳時間： 2015-06-02

  上傳用戶：一諾88

• 8位的加法器設計免費下載

  資源簡介：8位的加法器設計，分4個工程完成的，用的是Quartus II軟件。

  標簽： 8位 加法器

  上傳時間： 2014-01-20

  上傳用戶：myworkpost

• 自己編制的加法器的Verilog程序 希望對大家有所幫助免費下載

  資源簡介：自己編制的加法器的Verilog程序 希望對大家有所幫助

  標簽： Verilog 編制 加法器 程序

  上傳時間： 2016-02-07

  上傳用戶：李夢晗

• 是一個用Verilog寫成的加法器電路,可把七個元件加起來免費下載

  資源簡介：是一個用Verilog寫成的加法器電路,可把七個元件加起來

  標簽： Verilog 加法器 元件

  上傳時間： 2014-01-07

  上傳用戶：zhangzhenyu

• 用StateCAD設計一個“串進并出的加法器”狀態機免費下載

  資源簡介：用StateCAD設計一個“串進并出的加法器”狀態機，并使用StateCAD測試激勵生成器設計測試激勵，驗證該狀態機，掌握完整的StateCAD設計流程.

  標簽： StateCAD 加法器 狀態

  上傳時間： 2014-01-04

  上傳用戶：shawvi

• 用Verilog設計的FIR濾波器。濾波器需要很快的處理速度免費下載

  資源簡介：用Verilog設計的FIR濾波器。濾波器需要很快的處理速度，所以采用了wallace樹算法，超前進位加法器等等

  標簽： Verilog FIR 濾波器 速度

  上傳時間： 2017-08-03

  上傳用戶：hebmuljb

• 這是個基于 Xilinx Spartan3 的加法器免費下載

  資源簡介：這是個基于 Xilinx Spartan3 的加法器，利用Verilog語言編寫，對于EDA初學者來說有一定的參考價值。

  標簽： Spartan3 Xilinx 加法器

  上傳時間： 2014-02-02

  上傳用戶：671145514

• 兩個浮點數相加的加法器免費下載

  資源簡介：兩個浮點數相加的加法器，使用Verilog編寫

  標簽： 浮點數 加法器

  上傳時間： 2016-07-22

  上傳用戶：hustfanenze

• 一個無符號的加法器小程序免費下載

  資源簡介：一個無符號的加法器小程序

  標簽： 符號 加法器 程序

  上傳時間： 2014-01-12

  上傳用戶：cjl42111

• 這個是帶輸入的加法器vhdl代碼,是帶有輸入端和進位的.免費下載

  資源簡介：這個是帶輸入的加法器vhdl代碼,是帶有輸入端和進位的.

  標簽： vhdl 輸入 加法器 代碼

  上傳時間： 2013-11-30

  上傳用戶：gxf2016

• 這個是帶先行進位的加法器的vhdl代碼,比較復雜,僅僅供大家參考.免費下載

  資源簡介：這個是帶先行進位的加法器的vhdl代碼,比較復雜,僅僅供大家參考.

  標簽： vhdl 進位 加法器 代碼

  上傳時間： 2014-01-03

  上傳用戶：klin3139

• vhdl和verling hdl 的加法器免費下載

  資源簡介：vhdl和verling hdl 的加法器

  標簽： verling vhdl hdl 加法器

  上傳時間： 2015-06-10

  上傳用戶：qiaoyue

• 一個簡單的加法器描述,以前在別的網站上被發過,現在存在這里.免費下載

  資源簡介：一個簡單的加法器描述,以前在別的網站上被發過,現在存在這里.

  標簽： 加法器 網站

  上傳時間： 2013-12-25

  上傳用戶：kernaling

• 這是一個用Verilog實現的除法器代碼。免費下載

  資源簡介：這是一個用Verilog實現的除法器代碼。

  標簽： Verilog 除法器 代碼

  上傳時間： 2013-12-28

  上傳用戶：wmwai1314

• 一個用VHDL語言編寫的加法器免費下載

  資源簡介：一個用VHDL語言編寫的加法器，希望大家能夠得到啟示。

  標簽： VHDL 語言 編寫 加法器

  上傳時間： 2014-02-22

  上傳用戶：wanghui2438

• java實現的簡單的整型的加法器免費下載

  資源簡介：java實現的簡單的整型的加法器，該計算器具有加法功能，包含兩個輸入框用于輸入兩個浮點數，一個輸出框用于輸出計算結果，一個按鈕，當鼠標點擊按鈕時，在輸出框輸出計算結果

  標簽： java 加法器

  上傳時間： 2015-12-17

  上傳用戶：liglechongchong

• 簡單的加法器,在學習JAVA程序入門時使用免費下載

  資源簡介：簡單的加法器,在學習JAVA程序入門時使用

  標簽： JAVA 加法器 程序

  上傳時間： 2014-05-23

  上傳用戶：阿四AIR

• 使用硬件實現,通過FPGA驗證的效率較高的加法器,免費下載

  資源簡介：使用硬件實現,通過FPGA驗證的效率較高的加法器,

  標簽： FPGA 硬件實現 效率 加法器

  上傳時間： 2016-05-11

  上傳用戶：希醬大魔王

• 經過精心設計的除法器的代碼免費下載

  資源簡介：經過精心設計的除法器的代碼，并在FPGA硬件平臺實現和驗證過的

  標簽： 除法器 代碼

  上傳時間： 2014-11-24

  上傳用戶：sk5201314

• 5 bits 的加法器與減法器合併電路之原始程式製作免費下載

  資源簡介：5 bits 的加法器與減法器合併電路之原始程式製作

  標簽： bits 加法器 法器 程式

  上傳時間： 2016-05-18

  上傳用戶：ippler8

• 簡單的加法器免費下載

  資源簡介：簡單的加法器，讓我們熟悉MFC環境下，對話框的編程，能讓我們深入的了解開發的一般步驟

  標簽： 加法器

  上傳時間： 2016-06-04

  上傳用戶：ve3344

• 在MAX+PLUS II環境下用VHDL編寫的加法器免費下載

  資源簡介：在MAX+PLUS II環境下用VHDL編寫的加法器

  標簽： PLUS VHDL MAX 環境

  上傳時間： 2016-06-14

  上傳用戶：zhangzhenyu

• Verilog設計的UART事例免費下載

  資源簡介：Verilog設計的UART事例，適合于初學者

  標簽： Verilog UART

  上傳時間： 2016-06-26

  上傳用戶：aeiouetla

• 一個帶overflow功能的加法器的實現免費下載

  資源簡介：一個帶overflow功能的加法器的實現，采用Matlab+Simulink

  標簽： overflow 加法器

  上傳時間： 2013-12-05

  上傳用戶：小儒尼尼奧

• 一個基于Matlab+Simulink的帶Rounding功能的加法器實現免費下載

  資源簡介：一個基于Matlab+Simulink的帶Rounding功能的加法器實現

  標簽： Simulink Rounding Matlab 加法器

  上傳時間： 2016-07-20

  上傳用戶：youlongjian0

• Verilog設計的4位頻率計免費下載

  資源簡介：Verilog設計的4位頻率計，可以測量方波、三角波、正弦波；測量范圍10Hz～10MHz，測量分辨率1Hz，測量誤差1 Hz；測量通道靈敏度50mv

  標簽： Verilog 頻率計

  上傳時間： 2013-12-30

  上傳用戶：diets

• 這是經過改進后的加法器源代碼免費下載

  資源簡介：這是經過改進后的加法器源代碼，改進后運算速度更快

  標簽： 加法器 源代碼

  上傳時間： 2013-12-17

  上傳用戶：fhzm5658