在FPGA實(shí)現(xiàn)的加法器實(shí)現(xiàn)的Veilog代碼，應(yīng)用軟件為賽林思公司的ISE9.1
資源簡(jiǎn)介：在FPGA實(shí)現(xiàn)的加法器實(shí)現(xiàn)的Veilog代碼，應(yīng)用軟件為賽林思公司的ISE9.1
上傳時(shí)間： 2017-05-16
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資源簡(jiǎn)介：一個(gè)基于Matlab+Simulink的帶Rounding功能的加法器實(shí)現(xiàn)
上傳時(shí)間： 2016-07-20
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資源簡(jiǎn)介：使用硬件實(shí)現(xiàn),通過FPGA驗(yàn)證的效率較高的加法器,
上傳時(shí)間： 2016-05-11
上傳用戶：希醬大魔王
資源簡(jiǎn)介：java實(shí)現(xiàn)的簡(jiǎn)單的整型的加法器，該計(jì)算器具有加法功能，包含兩個(gè)輸入框用于輸入兩個(gè)浮點(diǎn)數(shù)，一個(gè)輸出框用于輸出計(jì)算結(jié)果，一個(gè)按鈕，當(dāng)鼠標(biāo)點(diǎn)擊按鈕時(shí)，在輸出框輸出計(jì)算結(jié)果
上傳時(shí)間： 2015-12-17
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資源簡(jiǎn)介：verilog shi 實(shí)現(xiàn)的加法器（8位）適用于初學(xué)asic
上傳時(shí)間： 2015-06-02
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資源簡(jiǎn)介：本文件提供了用verilog HDL語(yǔ)言實(shí)現(xiàn)的8位超前進(jìn)位加法器,充分說明了超前進(jìn)位加法器和普通加法器之間的區(qū)別.
上傳時(shí)間： 2013-12-17
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資源簡(jiǎn)介：用C++編寫的關(guān)于實(shí)現(xiàn)一元數(shù)組的加減乘除的程序,相信大家在做報(bào)告時(shí)會(huì)遇到
上傳時(shí)間： 2016-01-28
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資源簡(jiǎn)介：多項(xiàng)式的加減乘法的鏈表實(shí)現(xiàn)的程序在C++中
上傳時(shí)間： 2013-12-21
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資源簡(jiǎn)介：經(jīng)過精心設(shè)計(jì)的加法器的代碼，并在FPGA硬件平臺(tái)實(shí)現(xiàn)和驗(yàn)證過的
上傳時(shí)間： 2014-01-11
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資源簡(jiǎn)介：一個(gè)帶overflow功能的加法器的實(shí)現(xiàn)，采用Matlab+Simulink
上傳時(shí)間： 2013-12-05
上傳用戶：小儒尼尼奧
資源簡(jiǎn)介：一個(gè)基于Matlab+Simulink的復(fù)數(shù)加法器實(shí)現(xiàn)
上傳時(shí)間： 2014-01-22
上傳用戶：edisonfather
資源簡(jiǎn)介：運(yùn)用鏈表來操作多項(xiàng)式,實(shí)現(xiàn)多項(xiàng)式加減乘的功能
上傳時(shí)間： 2015-01-14
上傳用戶：黃華強(qiáng)
資源簡(jiǎn)介：利用三元組存儲(chǔ)大規(guī)模稀疏矩陣并實(shí)現(xiàn)矩陣加減乘的運(yùn)算。輸入要求：三元組方式。運(yùn)行環(huán)境C
上傳時(shí)間： 2015-04-14
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資源簡(jiǎn)介：有關(guān)于des的加解密算法的實(shí)現(xiàn)..是用java語(yǔ)言來編寫的。.
上傳時(shí)間： 2013-12-27
上傳用戶：jichenxi0730
資源簡(jiǎn)介：一個(gè)簡(jiǎn)單的加法器描述,以前在別的網(wǎng)站上被發(fā)過,現(xiàn)在存在這里.
上傳時(shí)間： 2013-12-25
上傳用戶：kernaling
資源簡(jiǎn)介：本文提出一個(gè)根值4 蝴蝶元素使用(m, n) - 櫃臺(tái)減少硬體複雜, 延遲時(shí)間, 和電力消費(fèi)被介入在使用常規(guī)加法器。並且一臺(tái)修改過的換向器為FFT 算法被描述與用管道運(yùn)輸?shù)膶?shí)施一起為連續(xù)輸入資料減少資料記憶要求。
上傳時(shí)間： 2015-12-04
上傳用戶：541657925
資源簡(jiǎn)介：簡(jiǎn)單的加法器,在學(xué)習(xí)JAVA程序入門時(shí)使用
上傳時(shí)間： 2014-05-23
上傳用戶：阿四AIR
資源簡(jiǎn)介：在MAX+PLUS II環(huán)境下用VHDL編寫的加法器
上傳時(shí)間： 2016-06-14
上傳用戶：zhangzhenyu
資源簡(jiǎn)介：一個(gè)計(jì)算器的java源程序代碼,實(shí)現(xiàn)了基本的加減乘除的計(jì)算功能
上傳時(shí)間： 2016-07-04
上傳用戶：啊颯颯大師的
資源簡(jiǎn)介：在算法級(jí)對(duì)用多進(jìn)程實(shí)現(xiàn)移位加法器，已經(jīng)驗(yàn)證
上傳時(shí)間： 2014-09-02
上傳用戶：秦莞爾w
資源簡(jiǎn)介：利用java實(shí)現(xiàn)的加減乘除的計(jì)算器，僅供參考
上傳時(shí)間： 2016-08-11
上傳用戶：klin3139
資源簡(jiǎn)介：經(jīng)典密碼學(xué)中列置換密碼的實(shí)現(xiàn) 此為字符串版本的加解密實(shí)現(xiàn) 開發(fā)平臺(tái)為VC6.0
上傳時(shí)間： 2016-08-30
上傳用戶：362279997
資源簡(jiǎn)介：cpld/FPGA常用加法器設(shè)計(jì)的verilog程序
上傳時(shí)間： 2016-11-05
上傳用戶：fhzm5658
資源簡(jiǎn)介：最高8位帶符號(hào)的加法器的核心代碼在masm上調(diào)試通過。
上傳時(shí)間： 2017-02-21
上傳用戶：BOBOniu
資源簡(jiǎn)介：RC4算法的加解密實(shí)現(xiàn),C++實(shí)現(xiàn)...
上傳時(shí)間： 2017-07-14
上傳用戶：lgnf
資源簡(jiǎn)介：DES算法的加解密實(shí)現(xiàn),Visual C++實(shí)現(xiàn)
上傳時(shí)間： 2013-12-19
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資源簡(jiǎn)介：本程序是在一位全加器的基礎(chǔ)上設(shè)計(jì)一個(gè)16位的加法器,用Verilog HDL語(yǔ)言描述.
上傳時(shí)間： 2013-12-03
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資源簡(jiǎn)介：本程序是以實(shí)現(xiàn)基本的加減乘除的功能的c語(yǔ)言程序
上傳時(shí)間： 2014-01-05
上傳用戶：zyt
資源簡(jiǎn)介：一個(gè)無符號(hào)的加法器小程序
上傳時(shí)間： 2014-01-12
上傳用戶：cjl42111
資源簡(jiǎn)介：這個(gè)是帶輸入的加法器vhdl代碼,是帶有輸入端和進(jìn)位的.
上傳時(shí)間： 2013-11-30
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