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用一位全加器組成四位全加器. 所用語言是Verilog HDL. 主要用在加法器的設計中。

  • 資源大?。?/b>4 K
  • 上傳時間: 2015-05-02
  • 上傳用戶:sy361
  • 資源積分:2 下載積分
  • 標      簽: Verilog HDL 全加器 語言

資 源 簡 介

用一位全加器組成四位全加器. 所用語言是Verilog HDL. 主要用在加法器的設計中。

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