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• 基于maxplus2的八位加法器免費(fèi)下載

  資源簡介：基于maxplus2的八位加法器，已經(jīng)通過仿真

  標(biāo)簽： maxplus2 加法器

  上傳時間： 2014-01-19

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• 這是用vhdl編寫的四位加法器免費(fèi)下載

  資源簡介：這是用vhdl編寫的四位加法器，請多指教

  標(biāo)簽： vhdl 編寫 加法器

  上傳時間： 2013-12-12

  上傳用戶：yepeng139

• 基于FPGA的8位乘法器代碼,可以進(jìn)行四象限乘法免費(fèi)下載

  資源簡介：基于FPGA的8位乘法器代碼,可以進(jìn)行四象限乘法

  標(biāo)簽： FPGA 8位 乘法器 乘法

  上傳時間： 2013-12-01

  上傳用戶：youmo81

• 此程序?yàn)橛肰ERLOG HDL編寫的一個完整的3位加法器。免費(fèi)下載

  資源簡介：此程序?yàn)橛肰ERLOG HDL編寫的一個完整的3位加法器。

  標(biāo)簽： VERLOG HDL 程序 加法器

  上傳時間： 2013-12-29

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• VHDL的N位加法器免費(fèi)下載

  資源簡介：VHDL的N位加法器，非常的好用，經(jīng)過仿真驗(yàn)證的！

  標(biāo)簽： VHDL 加法器

  上傳時間： 2016-07-25

  上傳用戶：270189020

• Vrilog HDL 八位加法器源程序免費(fèi)下載

  資源簡介：Vrilog HDL 八位加法器源程序

  標(biāo)簽： Vrilog HDL 加法器 源程序

  上傳時間： 2014-01-25

  上傳用戶：huyiming139

• 這是用VHDL實(shí)現(xiàn)的8位加法器免費(fèi)下載

  資源簡介：這是用VHDL實(shí)現(xiàn)的8位加法器，對新手有點(diǎn)幫助。

  標(biāo)簽： VHDL 8位 加法器

  上傳時間： 2014-01-05

  上傳用戶：1079836864

• 基于FPGA的八位RISC CPU的設(shè)計....免費(fèi)下載

  資源簡介：基于FPGA的八位RISC CPU的設(shè)計....

  標(biāo)簽： FPGA RISC CPU

  上傳時間： 2017-06-24

  上傳用戶：JIUSHICHEN

• 基于單片機(jī)的八位搶答器；運(yùn)用STC89C51單片機(jī)實(shí)現(xiàn)八位搶答免費(fèi)下載

  資源簡介：基于單片機(jī)的八位搶答器；運(yùn)用STC89C51單片機(jī)實(shí)現(xiàn)八位搶答

  標(biāo)簽： STC 89C C51 單片機(jī)

  上傳時間： 2014-01-22

  上傳用戶：LouieWu

• 通過兩個4位加法器級聯(lián)實(shí)驗(yàn)以個八位加法器。免費(fèi)下載

  資源簡介：通過兩個4位加法器級聯(lián)實(shí)驗(yàn)以個八位加法器。

  標(biāo)簽： 加法器 級聯(lián) 實(shí)驗(yàn)

  上傳時間： 2013-12-19

  上傳用戶：英雄

• BS818A的八位電容觸摸按鍵方案免費(fèi)下載

  資源簡介：基于BS818A的八位電容觸摸按鍵方案

  標(biāo)簽： bs818a 電容觸摸按鍵

  上傳時間： 2022-07-23

  上傳用戶：zhaiyawei

• 基于Verilog HDL的16位超前進(jìn)位加法器 分為3個功能子模塊免費(fèi)下載

  資源簡介：基于Verilog HDL的16位超前進(jìn)位加法器 分為3個功能子模塊

  標(biāo)簽： Verilog HDL 進(jìn)位 加法器

  上傳時間： 2014-01-07

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• 基于VHDL語言的32位單精度的浮點(diǎn)加法器免費(fèi)下載

  資源簡介：基于VHDL語言的32位單精度的浮點(diǎn)加法器

  標(biāo)簽： VHDL 語言 精度 浮點(diǎn)

  上傳時間： 2017-09-09

  上傳用戶：manking0408

• 基于選擇進(jìn)位32位加法器的硬件電路實(shí)現(xiàn)免費(fèi)下載

  資源簡介：為了縮短加法電路運(yùn)行時間，提高FPGA運(yùn)行效率，利用選擇進(jìn)位算法和差額分組算法用硬件電路實(shí)現(xiàn)32位加法器，差額分組中的加法單元是利用一種改進(jìn)的超前進(jìn)位算法實(shí)現(xiàn)，選擇進(jìn)位算法可使不同的分組單元并行運(yùn)算，利用低位的運(yùn)算結(jié)果選擇高位的進(jìn)位為1或者進(jìn)位為...

  標(biāo)簽： 進(jìn)位 加法器 硬件 電路實(shí)現(xiàn)

  上傳時間： 2013-12-19

  上傳用戶：jshailingzzh

• 超前進(jìn)位加法器的設(shè)計免費(fèi)下載

  資源簡介：超前進(jìn)位加法器的設(shè)計

  標(biāo)簽： 進(jìn)位 加法器

  上傳時間： 2013-10-19

  上傳用戶：shen_dafa

• VHDL實(shí)現(xiàn)的超前進(jìn)位加法器免費(fèi)下載

  資源簡介：VHDL實(shí)現(xiàn)的超前進(jìn)位加法器

  標(biāo)簽： VHDL 進(jìn)位 加法器

  上傳時間： 2015-03-04

  上傳用戶：leehom61

• 8位加法器的原代碼,主要內(nèi)容下載看了就知道免費(fèi)下載

  資源簡介：8位加法器的原代碼,主要內(nèi)容下載看了就知道

  標(biāo)簽： 8位 加法器 代碼

  上傳時間： 2013-12-16

  上傳用戶：思琦琦

• 大學(xué)vhdl語言實(shí)驗(yàn)大全,基于max-plus2平臺,內(nèi)有8-3譯碼器,8位加法器,數(shù)字鐘免費(fèi)下載

  資源簡介：大學(xué)vhdl語言實(shí)驗(yàn)大全,基于max-plus2平臺,內(nèi)有8-3譯碼器,8位加法器,數(shù)字鐘，數(shù)碼顯示，74ls138，8，4位計數(shù)器，d，rs觸發(fā)器，加法器，交通燈等，此原碼基于長江大學(xué)可編程器件實(shí)驗(yàn)箱,如要運(yùn)行在其他平臺上需要重新定義管腳

  標(biāo)簽： max-plus vhdl 大學(xué) 加法器

  上傳時間： 2013-12-23

  上傳用戶：qiaoyue

• 11,13,16位超前進(jìn)位加法器的Verilog HDL源代碼。免費(fèi)下載

  資源簡介：11,13,16位超前進(jìn)位加法器的Verilog HDL源代碼。

  標(biāo)簽： Verilog HDL 11 13

  上傳時間： 2013-12-28

  上傳用戶：ouyangtongze

• Ripple Adder: 16-bit 全加,半加及ripple adder的設(shè)計及VHDL程序 Carry Look ahead Adder:4, 16, 32 bits 前置進(jìn)位加法器的設(shè)計方免費(fèi)下載

  資源簡介：Ripple Adder: 16-bit 全加,半加及ripple adder的設(shè)計及VHDL程序 Carry Look ahead Adder:4, 16, 32 bits 前置進(jìn)位加法器的設(shè)計方案及VHDL程序 Carry Select Adder:16 Bits 進(jìn)位選擇加法器的設(shè)計方案及VHDL程序

  標(biāo)簽： Adder Ripple ripple Carry

  上傳時間： 2015-05-13

  上傳用戶：我們的船長

• 超前進(jìn)位加法器的例子,包括源碼和測試文件,壓縮包,無密碼.免費(fèi)下載

  資源簡介：超前進(jìn)位加法器的例子,包括源碼和測試文件,壓縮包,無密碼.

  標(biāo)簽： 進(jìn)位 加法器 源碼 測試

  上傳時間： 2015-06-12

  上傳用戶：希醬大魔王

• 實(shí)現(xiàn)四位加法器的VHDL代碼免費(fèi)下載

  資源簡介：實(shí)現(xiàn)四位加法器的VHDL代碼，里面含有全加器的代碼

  標(biāo)簽： VHDL 加法器 代碼

  上傳時間： 2013-12-22

  上傳用戶：stvnash

• 本文件提供了用verilog HDL語言實(shí)現(xiàn)的8位超前進(jìn)位加法器,充分說明了超前進(jìn)位加法器和普通加法器之間的區(qū)別.免費(fèi)下載

  資源簡介：本文件提供了用verilog HDL語言實(shí)現(xiàn)的8位超前進(jìn)位加法器,充分說明了超前進(jìn)位加法器和普通加法器之間的區(qū)別.

  標(biāo)簽： verilog 加法器 HDL 進(jìn)位

  上傳時間： 2013-12-17

  上傳用戶：ynwbosss

• 16位加法器的流水線計算,verilog代碼免費(fèi)下載

  資源簡介：16位加法器的流水線計算,verilog代碼，用于FPGA平臺。

  標(biāo)簽： verilog 加法器 代碼 流水線

  上傳時間： 2013-12-18

  上傳用戶：維子哥哥

• 四位加法器免費(fèi)下載

  資源簡介：四位加法器，用OrCAD完成，可用于八位乃至十六位加法器的設(shè)計原型

  標(biāo)簽： 加法器

  上傳時間： 2015-09-07

  上傳用戶：jcljkh

• 介紹8位加法器、分頻電路、數(shù)字秒表的PPT免費(fèi)下載

  資源簡介：介紹8位加法器、分頻電路、數(shù)字秒表的PPT，帶源碼，解釋詳細(xì)，一步一步學(xué)習(xí)，是學(xué)習(xí)VHDL的好

  標(biāo)簽： 8位 加法器 分頻電路

  上傳時間： 2013-12-23

  上傳用戶：Divine

• VHD設(shè)計實(shí)例8位加法器的設(shè)計分頻電路數(shù)字秒表的設(shè)計免費(fèi)下載

  資源簡介：VHD設(shè)計實(shí)例8位加法器的設(shè)計分頻電路數(shù)字秒表的設(shè)計

  標(biāo)簽： VHD 8位 設(shè)計實(shí)例 加法器

  上傳時間： 2014-08-10

  上傳用戶：yyq123456789

• 一個超前進(jìn)位加法器的Verilog實(shí)現(xiàn)免費(fèi)下載

  資源簡介：一個超前進(jìn)位加法器的Verilog實(shí)現(xiàn)，內(nèi)含測試文件，可以綜合，非常有參考價值

  標(biāo)簽： Verilog 進(jìn)位 加法器

  上傳時間： 2014-01-04

  上傳用戶：stella2015

• 用Verilog語言實(shí)現(xiàn)了一個8bit的超前進(jìn)位加法器免費(fèi)下載

  資源簡介：用Verilog語言實(shí)現(xiàn)了一個8bit的超前進(jìn)位加法器，其中包括測試文件。

  標(biāo)簽： Verilog 8bit 語言 加法器

  上傳時間： 2013-12-19

  上傳用戶：alan-ee

• 實(shí)現(xiàn)簡單十六位加法器及測試程序 的verilog代碼免費(fèi)下載

  資源簡介：實(shí)現(xiàn)簡單十六位加法器及測試程序 的verilog代碼

  標(biāo)簽： verilog 十六位 加法器 代碼

  上傳時間： 2014-08-11

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