相 關 資 源

• 64位verilog加法器免費下載

  資源簡介：64位verilog加法器，希望對大家有幫助

  標簽： verilog 加法器

  上傳時間： 2016-05-24

  上傳用戶：zhengjian

• 在ISE下用verilog開發(fā)的16位進位現(xiàn)行加法器免費下載

  資源簡介：在ISE下用verilog開發(fā)的16位進位現(xiàn)行加法器

  標簽： verilog ISE 進位 加法器

  上傳時間： 2013-12-17

  上傳用戶：維子哥哥

• 本程序是在一位全加器的基礎上設計一個16位的加法器,用verilog HDL語言描述.免費下載

  資源簡介：本程序是在一位全加器的基礎上設計一個16位的加法器,用verilog HDL語言描述.

  標簽： verilog HDL 程序 全加器

  上傳時間： 2013-12-03

  上傳用戶：moerwang

• 16位高速加法器免費下載

  資源簡介：16位高速加法器，采用verilog語言編寫，已經(jīng)成功仿真，能夠運行

  標簽： 加法器

  上傳時間： 2013-12-24

  上傳用戶：aix008

• 這個是帶先行進位的加法器的vhdl代碼,比較復雜,僅僅供大家參考.免費下載

  資源簡介：這個是帶先行進位的加法器的vhdl代碼,比較復雜,僅僅供大家參考.

  標簽： vhdl 進位 加法器 代碼

  上傳時間： 2014-01-03

  上傳用戶：klin3139

• 8位的加法器設計免費下載

  資源簡介：8位的加法器設計，分4個工程完成的，用的是Quartus II軟件。

  標簽： 8位 加法器

  上傳時間： 2014-01-20

  上傳用戶：myworkpost

• veriog實現(xiàn)的128位高速加法器免費下載

  資源簡介：veriog實現(xiàn)的128位高速加法器，fpga實現(xiàn)

  標簽： veriog 128 加法器

  上傳時間： 2013-11-29

  上傳用戶：zhenyushaw

• verilog加法器,附加測試文件 可用modelsim 仿真實現(xiàn)免費下載

  資源簡介：verilog加法器,附加測試文件 可用modelsim 仿真實現(xiàn)

  標簽： modelsim verilog 加法器 仿真實現(xiàn)

  上傳時間： 2016-02-17

  上傳用戶：youmo81

• [VHDL經(jīng)典設計26例]--在xilinx芯片上調(diào)試通過--[01--1位全加器][02--2選1多路選擇器][03--8位硬件加法器][04--7段數(shù)碼顯示譯碼器][05--8位串入并出寄存器][免費下載

  資源簡介：[VHDL經(jīng)典設計26例]--在xilinx芯片上調(diào)試通過--[01--1位全加器][02--2選1多路選擇器][03--8位硬件加法器][04--7段數(shù)碼顯示譯碼器][05--8位串入并出寄存器][6--8位并入串出寄存器][7--內(nèi)部三態(tài)總線][8--含清零和同步時鐘使能的4位加法計數(shù)器][9--數(shù)控分頻器][1...

  標簽： xilinx VHDL 01 02

  上傳時間： 2014-09-06

  上傳用戶：han_zh

• 16位快速加法器verilong實現(xiàn)免費下載

  資源簡介：16位快速加法器verilong實現(xiàn)，很值得一看~

  標簽： verilong 加法器

  上傳時間： 2014-01-01

  上傳用戶：zhouli

• 用VHDL編的兩位BCD加法器用VHDL編的兩位BCD加法器免費下載

  資源簡介：用VHDL編的兩位BCD加法器用VHDL編的兩位BCD加法器

  標簽： VHDL BCD 加法器

  上傳時間： 2016-07-12

  上傳用戶：英雄

• 用vhdl語言 來實現(xiàn) 四位并行加法器的功能 是本科生的必學內(nèi)容免費下載

  資源簡介：用vhdl語言 來實現(xiàn) 四位并行加法器的功能 是本科生的必學內(nèi)容

  標簽： vhdl 語言 并行 加法器

  上傳時間： 2016-10-27

  上傳用戶：xg262122

• 22位流水線加法器免費下載

  資源簡介：22位流水線加法器，altera公司仿真壞境可用。

  標簽： 流水線加法器

  上傳時間： 2013-12-18

  上傳用戶：日光微瀾

• 4位二進制加法器免費下載

  資源簡介：4位二進制加法器，vhdl實現(xiàn),外帶譯碼器部分，清晰簡潔，可讀性好

  標簽： 二進制 加法器

  上傳時間： 2017-07-03

  上傳用戶：1101055045

• 2位并行加法器初學者必看初步了解FPGA免費下載

  資源簡介：2位并行加法器初學者必看初步了解FPGA

  標簽： FPGA 并行 加法器 初學者

  上傳時間： 2013-11-25

  上傳用戶：天誠24

• verilog 加法器設計 在modelsim下方針。。。。。。。。。。。。。。。。。。。。。。免費下載

  資源簡介：verilog 加法器設計 在modelsim下方針。。。。。。。。。。。。。。。。。。。。。。

  標簽： modelsim verilog 加法器

  上傳時間： 2013-12-29

  上傳用戶：lunshaomo

• 32位單精度加法器免費下載

  資源簡介：32位單精度加法器，在嵌入式可能會用的到

  標簽： 加法器

  上傳時間： 2015-12-01

  上傳用戶：mrchenyin

• Ripple Adder: 16-bit 全加,半加及ripple adder的設計及VHDL程序 Carry Look ahead Adder:4, 16, 32 bits 前置進位加法器的設計方免費下載

  資源簡介：Ripple Adder: 16-bit 全加,半加及ripple adder的設計及VHDL程序 Carry Look ahead Adder:4, 16, 32 bits 前置進位加法器的設計方案及VHDL程序 Carry Select Adder:16 Bits 進位選擇加法器的設計方案及VHDL程序

  標簽： Adder Ripple ripple Carry

  上傳時間： 2015-05-13

  上傳用戶：我們的船長

• verilog編寫的32位浮點加法器免費下載

  資源簡介：verilog編寫的32位浮點加法器

  標簽： verilog 編寫 浮點 加法器

  上傳時間： 2015-03-09

  上傳用戶：372825274

• 用一位全加器組成四位全加器. 所用語言是verilog HDL. 主要用在加法器的設計中。免費下載

  資源簡介：用一位全加器組成四位全加器. 所用語言是verilog HDL. 主要用在加法器的設計中。

  標簽： verilog HDL 全加器 語言

  上傳時間： 2015-05-02

  上傳用戶：zukfu

• 11,13,16位超前進位加法器的verilog HDL源代碼。免費下載

  資源簡介：11,13,16位超前進位加法器的verilog HDL源代碼。

  標簽： verilog HDL 11 13

  上傳時間： 2013-12-28

  上傳用戶：ouyangtongze

• verilog shi 實現(xiàn)的加法器（8位）適用于初學asic免費下載

  資源簡介：verilog shi 實現(xiàn)的加法器（8位）適用于初學asic

  標簽： verilog asic shi 8位

  上傳時間： 2015-06-02

  上傳用戶：一諾88

• 本文件提供了用verilog HDL語言實現(xiàn)的8位超前進位加法器,充分說明了超前進位加法器和普通加法器之間的區(qū)別.免費下載

  資源簡介：本文件提供了用verilog HDL語言實現(xiàn)的8位超前進位加法器,充分說明了超前進位加法器和普通加法器之間的區(qū)別.

  標簽： verilog 加法器 HDL 進位

  上傳時間： 2013-12-17

  上傳用戶：ynwbosss

• 16位加法器的流水線計算,verilog代碼免費下載

  資源簡介：16位加法器的流水線計算,verilog代碼，用于FPGA平臺。

  標簽： verilog 加法器 代碼 流水線

  上傳時間： 2013-12-18

  上傳用戶：維子哥哥

• 一個超前進位加法器的verilog實現(xiàn)免費下載

  資源簡介：一個超前進位加法器的verilog實現(xiàn)，內(nèi)含測試文件，可以綜合，非常有參考價值

  標簽： verilog 進位 加法器

  上傳時間： 2014-01-04

  上傳用戶：stella2015

• 用verilog語言實現(xiàn)了一個8bit的超前進位加法器免費下載

  資源簡介：用verilog語言實現(xiàn)了一個8bit的超前進位加法器，其中包括測試文件。

  標簽： verilog 8bit 語言 加法器

  上傳時間： 2013-12-19

  上傳用戶：alan-ee

• 實現(xiàn)簡單十六位加法器及測試程序 的verilog代碼免費下載

  資源簡介：實現(xiàn)簡單十六位加法器及測試程序 的verilog代碼

  標簽： verilog 十六位 加法器 代碼

  上傳時間： 2014-08-11

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• 64位乘法器源碼verilog,經(jīng)過驗證測試免費下載

  資源簡介：64位乘法器源碼verilog,經(jīng)過驗證測試

  標簽： verilog 乘法器 源碼 驗證測試

  上傳時間： 2016-10-18

  上傳用戶：hwl453472107

• 基于verilog HDL的16位超前進位加法器 分為3個功能子模塊免費下載

  資源簡介：基于verilog HDL的16位超前進位加法器 分為3個功能子模塊

  標簽： verilog HDL 進位 加法器

  上傳時間： 2014-01-07

  上傳用戶：yyyyyyyyyy

• verilog寫的 8 位超前進位加法器免費下載

  資源簡介：verilog寫的 8 位超前進位加法器

  標簽： verilog 進位 加法器

  上傳時間： 2017-07-01

  上傳用戶：hustfanenze