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• 16位高速加法器免費(fèi)下載

  資源簡介：16位高速加法器，采用verilog語言編寫，已經(jīng)成功仿真，能夠運(yùn)行

  標(biāo)簽： 加法器

  上傳時間： 2013-12-24

  上傳用戶：aix008

• veriog實(shí)現(xiàn)的128位高速加法器免費(fèi)下載

  資源簡介：veriog實(shí)現(xiàn)的128位高速加法器，fpga實(shí)現(xiàn)

  標(biāo)簽： veriog 128 加法器

  上傳時間： 2013-11-29

  上傳用戶：zhenyushaw

• 16位快速加法器verilong實(shí)現(xiàn)免費(fèi)下載

  資源簡介：16位快速加法器verilong實(shí)現(xiàn)，很值得一看~

  標(biāo)簽： verilong 加法器

  上傳時間： 2014-01-01

  上傳用戶：zhouli

• 本程序是在一位全加器的基礎(chǔ)上設(shè)計(jì)一個16位的加法器,用Verilog HDL語言描述.免費(fèi)下載

  資源簡介：本程序是在一位全加器的基礎(chǔ)上設(shè)計(jì)一個16位的加法器,用Verilog HDL語言描述.

  標(biāo)簽： Verilog HDL 程序 全加器

  上傳時間： 2013-12-03

  上傳用戶：moerwang

• 在ISE下用verilog開發(fā)的16位進(jìn)位現(xiàn)行加法器免費(fèi)下載

  資源簡介：在ISE下用verilog開發(fā)的16位進(jìn)位現(xiàn)行加法器

  標(biāo)簽： verilog ISE 進(jìn)位 加法器

  上傳時間： 2013-12-17

  上傳用戶：維子哥哥

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  資源簡介：[VHDL經(jīng)典設(shè)計(jì)26例]--在xilinx芯片上調(diào)試通過--[01--1位全加器][02--2選1多路選擇器][03--8位硬件加法器][04--7段數(shù)碼顯示譯碼器][05--8位串入并出寄存器][6--8位并入串出寄存器][7--內(nèi)部三態(tài)總線][8--含清零和同步時鐘使能的4位加法計(jì)數(shù)器][9--數(shù)控分頻器][1...

  標(biāo)簽： xilinx VHDL 01 02

  上傳時間： 2014-09-06

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• 16位高速模數(shù)轉(zhuǎn)換模塊的設(shè)計(jì)及其動態(tài)性能測試免費(fèi)下載

  資源簡介：本文結(jié)合研究所科研項(xiàng)目需要，基于16 位高速ADC 芯片LTC2204，設(shè)計(jì)了一種滿足課題要求的高速度高性能的16 位模數(shù)轉(zhuǎn)換板卡方案。該方案中的輸入電路和時鐘電路采用差分結(jié)構(gòu)，輸出電路采用鎖存器隔離結(jié)構(gòu)，電源電路采用了較好的去耦措施，并且注重了板卡接地設(shè)...

  標(biāo)簽： 模數(shù)轉(zhuǎn)換 模塊 動態(tài) 性能測試

  上傳時間： 2013-11-10

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• VHDL語言實(shí)現(xiàn)的16位快速乘法器免費(fèi)下載

  資源簡介：VHDL語言實(shí)現(xiàn)的16位快速乘法器

  標(biāo)簽： VHDL 語言 乘法器

  上傳時間： 2013-11-30

  上傳用戶：yd19890720

• 這個是帶先行進(jìn)位的加法器的vhdl代碼,比較復(fù)雜,僅僅供大家參考.免費(fèi)下載

  資源簡介：這個是帶先行進(jìn)位的加法器的vhdl代碼,比較復(fù)雜,僅僅供大家參考.

  標(biāo)簽： vhdl 進(jìn)位 加法器 代碼

  上傳時間： 2014-01-03

  上傳用戶：klin3139

• 8位的加法器設(shè)計(jì)免費(fèi)下載

  資源簡介：8位的加法器設(shè)計(jì)，分4個工程完成的，用的是Quartus II軟件。

  標(biāo)簽： 8位 加法器

  上傳時間： 2014-01-20

  上傳用戶：myworkpost

• 64位verilog加法器免費(fèi)下載

  資源簡介：64位verilog加法器，希望對大家有幫助

  標(biāo)簽： verilog 加法器

  上傳時間： 2016-05-24

  上傳用戶：zhengjian

• 用VHDL編的兩位BCD加法器用VHDL編的兩位BCD加法器免費(fèi)下載

  資源簡介：用VHDL編的兩位BCD加法器用VHDL編的兩位BCD加法器

  標(biāo)簽： VHDL BCD 加法器

  上傳時間： 2016-07-12

  上傳用戶：英雄

• Synopsys的DesignWare庫中采用的brentkung高速加法器Verilog源代碼生成,附相關(guān)文檔免費(fèi)下載

  資源簡介：Synopsys的DesignWare庫中采用的brentkung高速加法器Verilog源代碼生成,附相關(guān)文檔

  標(biāo)簽： DesignWare brentkung Synopsys Verilog

  上傳時間： 2016-08-15

  上傳用戶：cccole0605

• 用vhdl語言 來實(shí)現(xiàn) 四位并行加法器的功能 是本科生的必學(xué)內(nèi)容免費(fèi)下載

  資源簡介：用vhdl語言 來實(shí)現(xiàn) 四位并行加法器的功能 是本科生的必學(xué)內(nèi)容

  標(biāo)簽： vhdl 語言 并行 加法器

  上傳時間： 2016-10-27

  上傳用戶：xg262122

• 22位流水線加法器免費(fèi)下載

  資源簡介：22位流水線加法器，altera公司仿真壞境可用。

  標(biāo)簽： 流水線加法器

  上傳時間： 2013-12-18

  上傳用戶：日光微瀾

• 16位高速數(shù)字相關(guān)器免費(fèi)下載

  資源簡介：16位高速數(shù)字相關(guān)器，簡單易學(xué)，十分適合初學(xué)者使用

  標(biāo)簽： 高速數(shù)字

  上傳時間： 2017-07-01

  上傳用戶：xjz632

• 4位二進(jìn)制加法器免費(fèi)下載

  資源簡介：4位二進(jìn)制加法器，vhdl實(shí)現(xiàn),外帶譯碼器部分，清晰簡潔，可讀性好

  標(biāo)簽： 二進(jìn)制 加法器

  上傳時間： 2017-07-03

  上傳用戶：1101055045

• 2位并行加法器初學(xué)者必看初步了解FPGA免費(fèi)下載

  資源簡介：2位并行加法器初學(xué)者必看初步了解FPGA

  標(biāo)簽： FPGA 并行 加法器 初學(xué)者

  上傳時間： 2013-11-25

  上傳用戶：天誠24

• 32位單精度加法器免費(fèi)下載

  資源簡介：32位單精度加法器，在嵌入式可能會用的到

  標(biāo)簽： 加法器

  上傳時間： 2015-12-01

  上傳用戶：mrchenyin

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  資源簡介：Ripple Adder: 16-bit 全加,半加及ripple adder的設(shè)計(jì)及VHDL程序 Carry Look ahead Adder:4, 16, 32 bits 前置進(jìn)位加法器的設(shè)計(jì)方案及VHDL程序 Carry Select Adder:16 Bits 進(jìn)位選擇加法器的設(shè)計(jì)方案及VHDL程序

  標(biāo)簽： Adder Ripple ripple Carry

  上傳時間： 2015-05-13

  上傳用戶：我們的船長

• PCA9625 16位高速I2C總線24V 100mA LE免費(fèi)下載

  資源簡介：PCA9625是一款I(lǐng)2C總線控制的16位LED驅(qū)動器，主要應(yīng)用于電流為100mA的紅/綠/藍(lán)/琥珀（RGBA）LED亮度和閃爍的控制，每個LED由獨(dú)立的8位分辨率（256級）的固定頻率PWM控制器控制輸出。PWM控制器的工作頻率為97kHz，占空比從0%到99.6%可調(diào)整，使LED達(dá)到所需的亮度...

  標(biāo)簽： 9625 PCA 24V 100

  上傳時間： 2013-10-31

  上傳用戶：blans

• 此程序采用VHDL語言免費(fèi)下載

  資源簡介：此程序采用VHDL語言，完成在16位十六進(jìn)制加法器的基礎(chǔ)上將輸出進(jìn)行BCD碼轉(zhuǎn)換，實(shí)現(xiàn)輸出是BCD碼的16位二進(jìn)制加法器

  標(biāo)簽： VHDL 程序 語言

  上傳時間： 2016-06-18

  上傳用戶：小鵬

• 11,13,16位超前進(jìn)位加法器的Verilog HDL源代碼。免費(fèi)下載

  資源簡介：11,13,16位超前進(jìn)位加法器的Verilog HDL源代碼。

  標(biāo)簽： Verilog HDL 11 13

  上傳時間： 2013-12-28

  上傳用戶：ouyangtongze

• 16位加法器的流水線計(jì)算,verilog代碼免費(fèi)下載

  資源簡介：16位加法器的流水線計(jì)算,verilog代碼，用于FPGA平臺。

  標(biāo)簽： verilog 加法器 代碼 流水線

  上傳時間： 2013-12-18

  上傳用戶：維子哥哥

• 16位加法器免費(fèi)下載

  資源簡介：16位加法器，需要的拿去，經(jīng)仿真試驗(yàn)成功的

  標(biāo)簽： 加法器

  上傳時間： 2016-01-30

  上傳用戶：waizhang

• 高達(dá)16位加法器的實(shí)現(xiàn)免費(fèi)下載

  資源簡介：高達(dá)16位加法器的實(shí)現(xiàn)，工作環(huán)境在ISE，modesim，該例程較為詳細(xì)！

  標(biāo)簽： 高達(dá) 加法器

  上傳時間： 2014-06-19

  上傳用戶：小寶愛考拉

• 基于Verilog HDL的16位超前進(jìn)位加法器 分為3個功能子模塊免費(fèi)下載

  資源簡介：基于Verilog HDL的16位超前進(jìn)位加法器 分為3個功能子模塊

  標(biāo)簽： Verilog HDL 進(jìn)位 加法器

  上傳時間： 2014-01-07

  上傳用戶：yyyyyyyyyy

• 32位單精度浮點(diǎn)加法器免費(fèi)下載

  資源簡介：32位單精度浮點(diǎn)加法器。進(jìn)行用加法運(yùn)算，仿真輸出

  標(biāo)簽： 精度 浮點(diǎn) 加法器

  上傳時間： 2013-04-24

  上傳用戶：x4587

• 8位相 加乘法器免費(fèi)下載

  資源簡介：8位相 加乘法器，具有高速，占用資源較少的優(yōu)點(diǎn)

  標(biāo)簽： 8位 乘法器

  上傳時間： 2014-08-06

  上傳用戶：zhangjinzj

• 8位加法器的原代碼,主要內(nèi)容下載看了就知道免費(fèi)下載

  資源簡介：8位加法器的原代碼,主要內(nèi)容下載看了就知道

  標(biāo)簽： 8位 加法器 代碼

  上傳時間： 2013-12-16

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