相 關(guān) 資 源

• BCD編碼的Verilog HDL程序免費(fèi)下載

  資源簡(jiǎn)介：BCD編碼的Verilog HDL程序，能夠?qū)崿F(xiàn)BCD編碼與卷積碼。

  標(biāo)簽： Verilog BCD HDL 編碼

  上傳時(shí)間： 2014-02-18

  上傳用戶：yyq123456789

• 王金明的Verilog HDL程序集合免費(fèi)下載

  資源簡(jiǎn)介：王金明的Verilog HDL程序集合，包含各個(gè)常用的程序

  標(biāo)簽： Verilog HDL 程序

  上傳時(shí)間： 2013-11-26

  上傳用戶：星仔

• I2C to GPIO Port expander的Verilog HDL 程序原碼免費(fèi)下載

  資源簡(jiǎn)介：I2C to GPIO Port expander的Verilog HDL 程序原碼，直接可在Quartus環(huán)境下運(yùn)行。

  標(biāo)簽： expander Verilog GPIO Port

  上傳時(shí)間： 2016-05-19

  上傳用戶：1427796291

• SDRAM的Verilog HDL程序免費(fèi)下載

  資源簡(jiǎn)介：SDRAM的Verilog HDL程序，適合DE2開發(fā)板，和TRDB-LCM顯示器，很好哦

  標(biāo)簽： Verilog SDRAM HDL 程序

  上傳時(shí)間： 2014-01-03

  上傳用戶：skfreeman

• 包含了四位計(jì)數(shù)器等基本數(shù)字模塊的的Verilog HDL程序代碼,該功能實(shí)現(xiàn),可以直接利用DC進(jìn)行綜合,得到硬件電路,亦能夠轉(zhuǎn)換成VHDL語(yǔ)言進(jìn)行綜合免費(fèi)下載

  資源簡(jiǎn)介：包含了四位計(jì)數(shù)器等基本數(shù)字模塊的的Verilog HDL程序代碼,該功能實(shí)現(xiàn),可以直接利用DC進(jìn)行綜合,得到硬件電路,亦能夠轉(zhuǎn)換成VHDL語(yǔ)言進(jìn)行綜合

  標(biāo)簽： Verilog VHDL HDL 計(jì)數(shù)器

  上傳時(shí)間： 2013-12-19

  上傳用戶：hopy

• FPGA開發(fā)入門的Verilog HDL程序---流水燈,真實(shí)可用免費(fèi)下載

  資源簡(jiǎn)介：FPGA開發(fā)入門的Verilog HDL程序---流水燈,真實(shí)可用，驗(yàn)證通過，工程環(huán)境為Altera Quartus

  標(biāo)簽： Verilog FPGA HDL 程序

  上傳時(shí)間： 2016-09-01

  上傳用戶：VRMMO

• FPGA開發(fā)入門的Verilog HDL程序2---梁祝音樂播放,真實(shí)可用免費(fèi)下載

  資源簡(jiǎn)介：FPGA開發(fā)入門的Verilog HDL程序2---梁祝音樂播放,真實(shí)可用，驗(yàn)證通過，工程環(huán)境為Altera Quartus II

  標(biāo)簽： Verilog FPGA HDL 程序

  上傳時(shí)間： 2014-01-09

  上傳用戶：Altman

• （219）卷積編碼的Verilog HDL源代碼,很有用的啊,免費(fèi)下載

  資源簡(jiǎn)介：（219）卷積編碼的Verilog HDL源代碼,很有用的啊,

  標(biāo)簽： Verilog 219 HDL 卷積

  上傳時(shí)間： 2016-09-01

  上傳用戶：Late_Li

• 步進(jìn)電機(jī)位置系統(tǒng) 步進(jìn)電機(jī)位置系統(tǒng)block symbol file 步進(jìn)電機(jī)位置系統(tǒng)的Verilog HDL程序設(shè)計(jì) 已編譯通過免費(fèi)下載

  資源簡(jiǎn)介：步進(jìn)電機(jī)位置系統(tǒng) 步進(jìn)電機(jī)位置系統(tǒng)block symbol file 步進(jìn)電機(jī)位置系統(tǒng)的Verilog HDL程序設(shè)計(jì) 已編譯通過

  標(biāo)簽： Verilog symbol block file

  上傳時(shí)間： 2014-01-03

  上傳用戶：維子哥哥

• FPGA與PC串口通信的Verilog HDL 程序免費(fèi)下載

  資源簡(jiǎn)介：FPGA與PC串口通信的Verilog HDL 程序

  標(biāo)簽： Verilog FPGA HDL PC串口

  上傳時(shí)間： 2016-11-16

  上傳用戶：whenfly

• VGA的Verilog HDL 程序免費(fèi)下載

  資源簡(jiǎn)介：VGA的Verilog HDL 程序，完成顯示長(zhǎng)條狀顯示不同顏色

  標(biāo)簽： Verilog VGA HDL 程序

  上傳時(shí)間： 2017-01-02

  上傳用戶：xsnjzljj

• Verilog HDL 程序 雙路脈沖發(fā)生器的代碼 包含了鍵盤控制免費(fèi)下載

  資源簡(jiǎn)介：Verilog HDL 程序 雙路脈沖發(fā)生器的代碼 包含了鍵盤控制，LED顯示，脈沖發(fā)生，脈沖頻率測(cè)量模塊 是我自己寫得，希望能對(duì)你有幫助，有問題可以mail：shaojunwu1@163.com

  標(biāo)簽： Verilog HDL 程序 代碼

  上傳時(shí)間： 2015-04-26

  上傳用戶：wpt

• 是關(guān)于dct的Verilog HDL源代碼和測(cè)試程序免費(fèi)下載

  資源簡(jiǎn)介：是關(guān)于dct的Verilog HDL源代碼和測(cè)試程序

  標(biāo)簽： Verilog dct HDL 源代碼

  上傳時(shí)間： 2014-06-15

  上傳用戶：四只眼

• 用于生成GF(2^m)有限域中乘法器的Verilog HDL源文件的C程序免費(fèi)下載

  資源簡(jiǎn)介：用于生成GF(2^m)有限域中乘法器的Verilog HDL源文件的C程序

  標(biāo)簽： Verilog HDL GF C程序

  上傳時(shí)間： 2016-01-15

  上傳用戶：王楚楚

• 用于生成GF(2^m)有限域中常數(shù)乘法器的Verilog HDL源文件的C程序免費(fèi)下載

  資源簡(jiǎn)介：用于生成GF(2^m)有限域中常數(shù)乘法器的Verilog HDL源文件的C程序

  標(biāo)簽： Verilog HDL GF C程序

  上傳時(shí)間： 2016-01-15

  上傳用戶：chenbhdt

• 用于生成GF(2^m)有限域元素求逆器的Verilog HDL源文件的C程序免費(fèi)下載

  資源簡(jiǎn)介：用于生成GF(2^m)有限域元素求逆器的Verilog HDL源文件的C程序

  標(biāo)簽： Verilog HDL GF C程序

  上傳時(shí)間： 2014-01-13

  上傳用戶：gyq

• LVDS的應(yīng)用的Verilog HDL例子程序免費(fèi)下載

  資源簡(jiǎn)介：LVDS的應(yīng)用的Verilog HDL例子程序，由altera公司提供。

  標(biāo)簽： Verilog LVDS HDL 程序

  上傳時(shí)間： 2013-12-31

  上傳用戶：lvzhr

• 王金明編寫的《Verilog HDL程序設(shè)計(jì)教程》書中的例子原碼免費(fèi)下載

  資源簡(jiǎn)介：王金明編寫的《Verilog HDL程序設(shè)計(jì)教程》書中的例子原碼，適合于初學(xué)者。

  標(biāo)簽： Verilog HDL 編寫 程序設(shè)計(jì)

  上傳時(shí)間： 2016-05-19

  上傳用戶：gaojiao1999

• 有用的Verilog HDL實(shí)驗(yàn)用程序 配有截圖免費(fèi)下載

  資源簡(jiǎn)介：有用的Verilog HDL實(shí)驗(yàn)用程序 配有截圖

  標(biāo)簽： Verilog HDL 實(shí)驗(yàn) 程序

  上傳時(shí)間： 2013-12-23

  上傳用戶：zhyiroy

• Verilog HDL程序設(shè)計(jì)教程,以可綜合的設(shè)計(jì)為重點(diǎn)免費(fèi)下載

  資源簡(jiǎn)介：Verilog HDL程序設(shè)計(jì)教程,以可綜合的設(shè)計(jì)為重點(diǎn)，同時(shí)對(duì)仿真和模擬也作了深入闡述。全面介紹了Verilog HDL 詞法，語(yǔ)法。

  標(biāo)簽： Verilog HDL 程序設(shè)計(jì) 教程

  上傳時(shí)間： 2014-01-19

  上傳用戶：zhangyi99104144

• 本程序包含：EEPROM的功能模型(eeprom.v)、讀/寫EEPROM的Verilog HDL 行為模塊（eeprom_wr.v）、信號(hào)產(chǎn)生模塊（signal.v）和頂層模塊(top.v)免費(fèi)下載

  資源簡(jiǎn)介：本程序包含：EEPROM的功能模型(eeprom.v)、讀/寫EEPROM的Verilog HDL 行為模塊（eeprom_wr.v）、信號(hào)產(chǎn)生模塊（signal.v）和頂層模塊(top.v) ，這樣可以有一個(gè)完整的EEPROM的控制模塊和測(cè)試文件，本文件通過測(cè)試。

  標(biāo)簽： EEPROM eeprom_wr Verilog eeprom

  上傳時(shí)間： 2017-01-22

  上傳用戶：lanjisu111

• 本書介紹了大量Verilog HDL程序設(shè)計(jì)的實(shí)例免費(fèi)下載

  資源簡(jiǎn)介：本書介紹了大量Verilog HDL程序設(shè)計(jì)的實(shí)例，對(duì)于Verilog語(yǔ)言學(xué)習(xí)者和從事相關(guān)工作的工程師來(lái)說(shuō)，都有一定的學(xué)習(xí)和參考價(jià)值。

  標(biāo)簽： Verilog HDL 程序設(shè)計(jì)

  上傳時(shí)間： 2014-01-17

  上傳用戶：czl10052678

• Verilog HDL程序設(shè)計(jì)教程免費(fèi)下載

  資源簡(jiǎn)介：Verilog HDL程序設(shè)計(jì)教程,一本實(shí)用的教程，值得一看。

  標(biāo)簽： Verilog HDL 程序設(shè)計(jì) 教程

  上傳時(shí)間： 2013-05-26

  上傳用戶：cy_ewhat

• 《Verilog HDL程序設(shè)計(jì)與應(yīng)用》免費(fèi)下載

  資源簡(jiǎn)介：《Verilog HDL程序設(shè)計(jì)與實(shí)踐》系統(tǒng)講解了Verilog HDL的基本語(yǔ)法和高級(jí)應(yīng)用技巧，對(duì)于每個(gè)知識(shí)點(diǎn)都按照開門見山、自頂向下的方式來(lái)組織內(nèi)容，在介紹相關(guān)知識(shí)點(diǎn)之前，先告訴讀者其出現(xiàn)的背景、本質(zhì)特征以及應(yīng)用場(chǎng)景，讓讀者不僅掌握基本語(yǔ)法，還能夠獲得深層次...

  標(biāo)簽： Verilog HDL 程序設(shè)計(jì)

  上傳時(shí)間： 2013-11-22

  上傳用戶：wqxstar

• 《Verilog HDL程序設(shè)計(jì)與應(yīng)用》免費(fèi)下載

  資源簡(jiǎn)介：《Verilog HDL程序設(shè)計(jì)與實(shí)踐》系統(tǒng)講解了Verilog HDL的基本語(yǔ)法和高級(jí)應(yīng)用技巧，對(duì)于每個(gè)知識(shí)點(diǎn)都按照開門見山、自頂向下的方式來(lái)組織內(nèi)容，在介紹相關(guān)知識(shí)點(diǎn)之前，先告訴讀者其出現(xiàn)的背景、本質(zhì)特征以及應(yīng)用場(chǎng)景，讓讀者不僅掌握基本語(yǔ)法，還能夠獲得深層次...

  標(biāo)簽： Verilog HDL 程序設(shè)計(jì)

  上傳時(shí)間： 2013-11-21

  上傳用戶：silenthink

• Verilog HDL程序免費(fèi)下載

  資源簡(jiǎn)介：Verilog HDL程序，對(duì)硬件開發(fā)有興趣或需要的朋友趕快down下來(lái)

  標(biāo)簽： Verilog HDL 程序

  上傳時(shí)間： 2014-12-09

  上傳用戶：com1com2

• 占用資源少的Verilog HDL uart接口；采用固定波特率115200免費(fèi)下載

  資源簡(jiǎn)介：占用資源少的Verilog HDL uart接口；采用固定波特率115200，可以修改程序中的分頻來(lái)修改波特率，模式為1個(gè)啟始位，8位數(shù)據(jù)位，1個(gè)停止位；帶1字節(jié)緩存；當(dāng)緩存空時(shí)輸出空信號(hào)

  標(biāo)簽： Verilog 115200 uart HDL

  上傳時(shí)間： 2013-12-28

  上傳用戶：kikye

• 基于FPGA的多功能數(shù)字鐘的設(shè)計(jì)與實(shí)現(xiàn) 內(nèi)附有詳盡的Verilog HDL源碼免費(fèi)下載

  資源簡(jiǎn)介：基于FPGA的多功能數(shù)字鐘的設(shè)計(jì)與實(shí)現(xiàn) 內(nèi)附有詳盡的Verilog HDL源碼，其功能主要有：時(shí)間設(shè)置，時(shí)間顯示，跑表，分頻，日期設(shè)置，日期顯示等

  標(biāo)簽： Verilog FPGA HDL 多功能

  上傳時(shí)間： 2013-08-18

  上傳用戶：問題問題

• Verilog HDL程序設(shè)計(jì)教程免費(fèi)下載

  資源簡(jiǎn)介：Verilog HDL程序設(shè)計(jì)教程

  標(biāo)簽： Verilog HDL 程序設(shè)計(jì) 教程

  上傳時(shí)間： 2013-11-22

  上傳用戶：wuchunwu

• Verilog HDL程序設(shè)計(jì)教程免費(fèi)下載

  資源簡(jiǎn)介：Verilog HDL程序設(shè)計(jì)教程

  標(biāo)簽： Verilog HDL 程序設(shè)計(jì) 教程

  上傳時(shí)間： 2013-11-06

  上傳用戶：hakim