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包含了四位計(jì)數(shù)器等基本數(shù)字模塊的的verilog HDL程序代碼,該功能實(shí)現(xiàn),可以直接利用DC進(jìn)行綜合,得到硬件電路,亦能夠轉(zhuǎn)換成VHDL語言進(jìn)行綜合

  • 資源大小:12 K
  • 上傳時(shí)間: 2013-12-19
  • 上傳用戶:fairbank
  • 資源積分:2 下載積分
  • 標(biāo)      簽: verilog VHDL HDL 計(jì)數(shù)器

資 源 簡 介

包含了四位計(jì)數(shù)器等基本數(shù)字模塊的的verilog HDL程序代碼,該功能實(shí)現(xiàn),可以直接利用DC進(jìn)行綜合,得到硬件電路,亦能夠轉(zhuǎn)換成VHDL語言進(jìn)行綜合

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