相 關(guān) 資 源

• 用于生成GF(2^m)有限域中乘法器的Verilog HDL源文件的C程序免費下載

  資源簡介：用于生成GF(2^m)有限域中乘法器的Verilog HDL源文件的C程序

  標(biāo)簽： Verilog HDL GF C程序

  上傳時間： 2016-01-15

  上傳用戶：王楚楚

• 用于生成GF(2^m)有限域中常數(shù)乘法器的Verilog HDL源文件的C程序免費下載

  資源簡介：用于生成GF(2^m)有限域中常數(shù)乘法器的Verilog HDL源文件的C程序

  標(biāo)簽： Verilog HDL GF C程序

  上傳時間： 2016-01-15

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• 用于生成GF(2^m)有限域元素求逆器的Verilog HDL源文件的C程序免費下載

  資源簡介：用于生成GF(2^m)有限域元素求逆器的Verilog HDL源文件的C程序

  標(biāo)簽： Verilog HDL GF C程序

  上傳時間： 2014-01-13

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• 用于計算CRC的Verilog HDL源碼免費下載

  資源簡介：用于計算CRC的Verilog HDL源碼

  標(biāo)簽： Verilog CRC HDL 計算

  上傳時間： 2015-02-07

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• 信號處理－濾波器設(shè)計（基于matlab和Mathmatica的設(shè)計方法）中關(guān)于無乘法器橢圓IIR濾波器設(shè)計的原創(chuàng)程序。免費下載

  資源簡介：信號處理－濾波器設(shè)計（基于matlab和Mathmatica的設(shè)計方法）中關(guān)于無乘法器橢圓IIR濾波器設(shè)計的原創(chuàng)程序。

  標(biāo)簽： Mathmatica matlab IIR 濾波器設(shè)計

  上傳時間： 2016-01-19

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• 完整的C語言實驗報告 實驗1 C程序的運行環(huán)境和運行C程序的方法 實驗2 數(shù)據(jù)類型、運算符和表達(dá)式 實驗3 最簡單的C程序設(shè)計 實驗4 邏輯結(jié)構(gòu)程序設(shè)計 實驗5 循環(huán)控制免費下載

  資源簡介：完整的C語言實驗報告 實驗1 C程序的運行環(huán)境和運行C程序的方法 實驗2 數(shù)據(jù)類型、運算符和表達(dá)式 實驗3 最簡單的C程序設(shè)計 實驗4 邏輯結(jié)構(gòu)程序設(shè)計 實驗5 循環(huán)控制

  標(biāo)簽： 實驗 C程序 C語言 C程序設(shè)計

  上傳時間： 2013-12-20

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• VGA實驗的Verilog HDL代碼用于FPGA免費下載

  資源簡介：VGA實驗的Verilog HDL代碼用于FPGA

  標(biāo)簽： Verilog FPGA VGA HDL

  上傳時間： 2014-12-07

  上傳用戶：天涯

• PWM的Verilog HDL代碼用于FPGA免費下載

  資源簡介：PWM的Verilog HDL代碼用于FPGA

  標(biāo)簽： Verilog FPGA PWM HDL

  上傳時間： 2013-12-22

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• 這個文件中使用Verilog HDL簡單的利用基本運算實現(xiàn)了微型的cpu設(shè)計開發(fā)過程免費下載

  資源簡介：這個文件中使用Verilog HDL簡單的利用基本運算實現(xiàn)了微型的cpu設(shè)計開發(fā)過程

  標(biāo)簽： Verilog HDL cpu 運算

  上傳時間： 2016-08-24

  上傳用戶：hgy9473

• FPGA開發(fā)入門的Verilog HDL程序2---梁祝音樂播放,真實可用免費下載

  資源簡介：FPGA開發(fā)入門的Verilog HDL程序2---梁祝音樂播放,真實可用，驗證通過，工程環(huán)境為Altera Quartus II

  標(biāo)簽： Verilog FPGA HDL 程序

  上傳時間： 2014-01-09

  上傳用戶：Altman

• OFDM系統(tǒng)中FFT的Verilog HDL 語言實現(xiàn)。免費下載

  資源簡介：OFDM系統(tǒng)中FFT的Verilog HDL 語言實現(xiàn)。

  標(biāo)簽： Verilog OFDM FFT HDL

  上傳時間： 2017-01-18

  上傳用戶：wcl168881111111

• 利用經(jīng)典的COOLEY-TUKEY基2算法求復(fù)序列x[n]的DFTX[k].有Fortran的子程序和主程序,還有C程序免費下載

  資源簡介：利用經(jīng)典的COOLEY-TUKEY基2算法求復(fù)序列x[n]的DFTX[k].有Fortran的子程序和主程序,還有C程序

  標(biāo)簽： COOLEY-TUKEY Fortran DFTX 程序

  上傳時間： 2017-03-26

  上傳用戶：xwd2010

• 包中包括, DW8051完整的Verilog HDL代碼 兩本手冊: DesignWare Library DW8051 MacroCell, Datasheet DesignWare DW8免費下載

  資源簡介：包中包括, DW8051完整的Verilog HDL代碼 兩本手冊: DesignWare Library DW8051 MacroCell, Datasheet DesignWare DW8051 MacroCell Databook 三篇51論文: 基于IP 核的PSTN 短消息終端SoC 軟硬件協(xié)同設(shè)計 Embedded TCP/ IP Chip Based on DW8051 Core ...

  標(biāo)簽： DesignWare 8051 Datasheet MacroCell

  上傳時間： 2013-12-21

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• 實現(xiàn)操作系統(tǒng)中的短作業(yè)優(yōu)先算法C程序免費下載

  資源簡介：實現(xiàn)操作系統(tǒng)中的短作業(yè)優(yōu)先算法C程序，用C語言實現(xiàn)

  標(biāo)簽： 操作系統(tǒng) C程序 算法

  上傳時間： 2014-01-05

  上傳用戶：ljt101007

• DVB系統(tǒng)中RS編解碼器的FPGA實現(xiàn)免費下載

  資源簡介：該論文討論如何采用一種串行無逆的Berlekamp-Massey(BM)算法,設(shè)計應(yīng)用于DVB系統(tǒng)中的RS(204,188)信道編碼/解碼電路,并通過FPGA的驗證.RS解碼器的設(shè)計采用無逆BM算法,并利用串行方式來實現(xiàn),不僅避免了求逆運算,而且只需用3個有限域乘法器就可以實現(xiàn),大大的降低...

  標(biāo)簽： FPGA DVB RS編解碼

  上傳時間： 2013-08-05

  上傳用戶：BOBOniu

• DVB系統(tǒng)信道編碼的研究與FPGA實現(xiàn).rar免費下載

  資源簡介：數(shù)字圖像通信的最廣泛的應(yīng)用就是數(shù)字電視廣播系統(tǒng)，與以往的模擬電視業(yè)務(wù)相比，數(shù)字電視在節(jié)省頻譜資源、提高節(jié)目質(zhì)量方面帶來了一場新的革命，而與此對應(yīng)的DVB（Digital Video Broadcasting）標(biāo)準(zhǔn)的建立更是加速了數(shù)字電視廣播系統(tǒng)的大規(guī)模應(yīng)用。DVB標(biāo)準(zhǔn)選定...

  標(biāo)簽： FPGA DVB

  上傳時間： 2013-06-26

  上傳用戶：allen-zhao123

• 在GIS領(lǐng)域中免費下載

  資源簡介：在GIS領(lǐng)域中，目前正有一新興的架構(gòu)模式產(chǎn)生，此架構(gòu)改變了GIS處理圖資的方式，此架構(gòu)模式稱為DGIS(Distributed GIS-分散式地理資訊系統(tǒng))。DGIS將傳統(tǒng)桌上型單機(jī)作業(yè)之GIS概念延伸至網(wǎng)際網(wǎng)路(Web)之解決方案上，以能符合現(xiàn)行系統(tǒng)圖資處理之需求。而此種以分散...

  標(biāo)簽： GIS

  上傳時間： 2014-01-17

  上傳用戶：dongbaobao

• 基于Verilog-HDL的硬件電路的實現(xiàn) 9.1 簡單的可編程單脈沖發(fā)生器 　　9.1.1 由系統(tǒng)功能描述時序關(guān)系 　　9.1.2 流程圖的設(shè)計 　　9.1.3 系統(tǒng)功能描述 　　免費下載

  資源簡介：基于Verilog-HDL的硬件電路的實現(xiàn) 9.1 簡單的可編程單脈沖發(fā)生器 　　9.1.1 由系統(tǒng)功能描述時序關(guān)系 　　9.1.2 流程圖的設(shè)計 　　9.1.3 系統(tǒng)功能描述 　　9.1.4 邏輯框圖 　　9.1.5 延時模塊的詳細(xì)描述及仿真 　　9.1.6 功能模塊Verilog-HDL描述...

  標(biāo)簽： Verilog-HDL 9.1 功能描述

  上傳時間： 2015-09-16

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• 最近未使用頁淘汰（NRU）算法或者時鐘算法是實際使用的諸多頁淘汰算法中的一種。本課程設(shè)計是使用C程序設(shè)計語言免費下載

  資源簡介：最近未使用頁淘汰（NRU）算法或者時鐘算法是實際使用的諸多頁淘汰算法中的一種。本課程設(shè)計是使用C程序設(shè)計語言，在windows平臺下對頁淘汰（NRU）算法模擬，通過頁淘汰（NRU）算法的模擬來進(jìn)一步的加深對使用NRU算法的了解，及對C程序設(shè)計語言的使用。 關(guān)鍵...

  標(biāo)簽： 算法 NRU 頁 C程序設(shè)計

  上傳時間： 2014-12-05

  上傳用戶：woshini123456

• 基于Verilog-HDL的硬件電路的實現(xiàn) 9.3 脈沖計數(shù)與顯示 　　9.3.1 脈沖計數(shù)器的工作原理 　　9.3.2 計數(shù)模塊的設(shè)計與實現(xiàn) 　　9.3.3 parameter的使用免費下載

  資源簡介：基于Verilog-HDL的硬件電路的實現(xiàn) 9.3 脈沖計數(shù)與顯示 　　9.3.1 脈沖計數(shù)器的工作原理 　　9.3.2 計數(shù)模塊的設(shè)計與實現(xiàn) 　　9.3.3 parameter的使用方法 　　9.3.4 repeat循環(huán)語句的使用方法 　　9.3.5 系統(tǒng)函數(shù)$random的使用方法 　　9.3.6 脈...

  標(biāo)簽： Verilog-HDL parameter 9.3 硬件電路

  上傳時間： 2013-12-14

  上傳用戶：jeffery

• 基于Verilog-HDL的硬件電路的實現(xiàn) 9.4 脈沖頻率的測量與顯示 　　9.4.1 脈沖頻率的測量原理 　　9.4.2 頻率計的工作原理 　　9.4.3 頻率測量模塊的設(shè)計與實現(xiàn)免費下載

  資源簡介：基于Verilog-HDL的硬件電路的實現(xiàn) 9.4 脈沖頻率的測量與顯示 　　9.4.1 脈沖頻率的測量原理 　　9.4.2 頻率計的工作原理 　　9.4.3 頻率測量模塊的設(shè)計與實現(xiàn) 　　9.4.4 while循環(huán)語句的使用方法 　　9.4.5 門控信號發(fā)生模塊的設(shè)計與實現(xiàn) 　　9...

  標(biāo)簽： Verilog-HDL 9.4 脈沖 頻率

  上傳時間： 2013-12-01

  上傳用戶：frank1234

• 基于Verilog-HDL的硬件電路的實現(xiàn) 9.5 脈沖周期的測量與顯示 　　9.5.1 脈沖周期的測量原理 　　9.5.2 周期計的工作原理 　　9.5.3 周期測量模塊的設(shè)計與實現(xiàn)免費下載

  資源簡介：基于Verilog-HDL的硬件電路的實現(xiàn) 9.5 脈沖周期的測量與顯示 　　9.5.1 脈沖周期的測量原理 　　9.5.2 周期計的工作原理 　　9.5.3 周期測量模塊的設(shè)計與實現(xiàn) 　　9.5.4 forever循環(huán)語句的使用方法 　　9.5.5 disable禁止語句的使用方法 　　9....

  標(biāo)簽： Verilog-HDL 周期 9.5 脈沖

  上傳時間： 2015-09-16

  上傳用戶：皇族傳媒

• 基于Verilog-HDL的硬件電路的實現(xiàn) 9.6 脈沖高電平和低電平持續(xù)時間的測量與顯示 　　9.6.1 脈沖高電平和低電平持續(xù)時間測量的工作原理 　　9.6.2 高低電平持續(xù)時間測量模免費下載

  資源簡介：基于Verilog-HDL的硬件電路的實現(xiàn) 9.6 脈沖高電平和低電平持續(xù)時間的測量與顯示 　　9.6.1 脈沖高電平和低電平持續(xù)時間測量的工作原理 　　9.6.2 高低電平持續(xù)時間測量模塊的設(shè)計與實現(xiàn) 　　9.6.3 改進(jìn)型高低電平持續(xù)時間測量模塊的設(shè)計與實現(xiàn) 　　...

  標(biāo)簽： Verilog-HDL 低電平 9.6 時間測量

  上傳時間： 2013-11-30

  上傳用戶：chenlong

• 基于Verilog-HDL的硬件電路的實現(xiàn) 9.7 步進(jìn)電機(jī)的控制 　　9.7.1 步進(jìn)電機(jī)驅(qū)動的邏輯符號 　　9.7.2 步進(jìn)電機(jī)驅(qū)動的時序圖 　　9.7.3 步進(jìn)電機(jī)驅(qū)動的邏輯框圖免費下載

  資源簡介：基于Verilog-HDL的硬件電路的實現(xiàn) 9.7 步進(jìn)電機(jī)的控制 　　9.7.1 步進(jìn)電機(jī)驅(qū)動的邏輯符號 　　9.7.2 步進(jìn)電機(jī)驅(qū)動的時序圖 　　9.7.3 步進(jìn)電機(jī)驅(qū)動的邏輯框圖 　　9.7.4 計數(shù)模塊的設(shè)計與實現(xiàn) 　　9.7.5 譯碼模塊的設(shè)計與實現(xiàn) 　　9.7.6 步進(jìn)電...

  標(biāo)簽： Verilog-HDL 步進(jìn)電機(jī)驅(qū)動 9.7 硬件電路

  上傳時間： 2014-01-23

  上傳用戶：拔絲土豆

• m序列的生成免費下載

  資源簡介：m序列的生成，包括在有限域GF(p)中的基于不同p取值，不同級數(shù)條件下的本原多項式多種選擇條件下的m序列生成。

  標(biāo)簽： 序列

  上傳時間： 2013-12-12

  上傳用戶：miaochun888

• 適用于S3C2410的最簡ADS1.2工程！ 工程中僅包括一個匯編代碼免費下載

  資源簡介：適用于S3C2410的最簡ADS1.2工程！ 工程中僅包括一個匯編代碼，生成的bin文件僅87字節(jié)。可以完成初始化并點亮一個LED燈，您可以這個工程為基礎(chǔ)開始2410開發(fā)板的熟悉過程。

  標(biāo)簽： S3C2410 ADS 1.2 工程

  上傳時間： 2015-05-16

  上傳用戶：fhzm5658

• 單片機(jī)應(yīng)用技術(shù)選編11免費下載

  資源簡介：單片機(jī)應(yīng)用技術(shù)選編(11) 目錄 ? 第一章 專題論述 1.1 3種嵌入式操作系統(tǒng)的分析與比較(2) 1.2 KEIL RTX51 TINY內(nèi)核的分析與應(yīng)用(8) 1.3 中間件技術(shù)及其發(fā)展展望(13) 1.4 嵌入式實時操作系統(tǒng)μC/OSⅡ的移植探討(19) 1.5 μC/OSⅡ的移植及其應(yīng)用系統(tǒng)開發(fā)(23) 1...

  標(biāo)簽： 單片機(jī) 應(yīng)用技術(shù)

  上傳時間： 2013-11-06

  上傳用戶：569342831

• 程序用于生成單徑和多經(jīng)瑞利衰落信道.程序包含6種單徑瑞利衰落信道生成方法及2種多徑合成方法.免費下載

  資源簡介：程序用于生成單徑和多經(jīng)瑞利衰落信道.程序包含6種單徑瑞利衰落信道生成方法及2種多徑合成方法.

  標(biāo)簽： 程序 瑞利衰落 信道 多徑

  上傳時間： 2015-04-14

  上傳用戶：1427796291

• 在有限域GF(2m)上ECDSA算法優(yōu)化免費下載

  資源簡介：在有限域GF(2m)上ECDSA算法優(yōu)化

  標(biāo)簽： ECDSA GF 2m 有限域

  上傳時間： 2014-01-20

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• 圖表生成程序組件 Chart_Excel: 該文件夾中存放著兩套組件：用于生成圖表的Chart組件免費下載

  資源簡介：圖表生成程序組件 Chart_Excel: 該文件夾中存放著兩套組件：用于生成圖表的Chart組件，和訪問Excel的JXL組件。 \Classes文件夾中存放著生成“圖表和訪問Excel”所需的組件 BarPieChart.jsp 生成柱圖和餅圖的實例代碼； ChartGantt.jsp 生成兩種風(fēng)格Gan...

  標(biāo)簽： Chart_Excel Chart 圖表 程序

  上傳時間： 2013-12-20

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