占用資源少的verilog HDL uart接口;采用固定波特率115200,可以修改程序中的分頻來修改波特率,模式為1個啟始位,8位數據位,1個停止位;帶1字節(jié)緩存;當緩存空時輸出空信號
資源簡介:占用資源少的verilog HDL uart接口;采用固定波特率115200,可以修改程序中的分頻來修改波特率,模式為1個啟始位,8位數據位,1個停止位;帶1字節(jié)緩存;當緩存空時輸出空信號
上傳時間: 2013-12-28
上傳用戶:kikye
資源簡介:通用串行總線(USB)以其傳輸速度快、占用資源少、真正的即插即用等優(yōu)點正在逐步成為通用的計算機與外設的接口而取代傳統(tǒng)的RS232總線。以傳統(tǒng)的RS232接口為數據通信通道的外部設備與PC的通信面臨一個轉換的問題。該文介紹的是基于FT232R芯片實現USB和RS232之間...
上傳時間: 2013-12-23
上傳用戶:lanhuaying
資源簡介:FPGA/CPLD應用,uart的verilog HDL原碼
上傳時間: 2013-12-28
上傳用戶:lizhizheng88
資源簡介:ps2接口的verilog HDL源代碼
上傳時間: 2016-01-07
上傳用戶:杜瑩12345
資源簡介:uart轉I2C的verilog HDL代碼,由北京郵電大學《verilogHDL設計與EDA技術基礎》教師編寫
上傳時間: 2014-08-03
上傳用戶:zhuoying119
資源簡介:采用掃描的方式實現LED顯示 可以擴展 占用資源少
上傳時間: 2014-01-04
上傳用戶:zhangyi99104144
資源簡介:24C01A的verilog HDL仿真代碼,用于I2C接口模塊的測試,由北京郵電大學《verilogHDL設計與EDA技術基礎》教師編寫
上傳時間: 2016-03-03
上傳用戶:jkhjkh1982
資源簡介:基于FPGA的多功能數字鐘的設計與實現 內附有詳盡的verilog HDL源碼,其功能主要有:時間設置,時間顯示,跑表,分頻,日期設置,日期顯示等
上傳時間: 2013-08-18
上傳用戶:問題問題
資源簡介:用于計算CRC的verilog HDL源碼
上傳時間: 2015-02-07
上傳用戶:569342831
資源簡介:此乃用VC編寫的3D魔方游戲代碼軟件,它可以很逼真的顯示3D圖形,并能根據運行環(huán)境改變3D模式,只軟件只需要占用很少的內存空間是很好的實用代碼哦.
上傳時間: 2014-01-18
上傳用戶:米卡
資源簡介:我用過的verilog HDL寫的SDRAM core源程序,經過測試應用
上傳時間: 2015-03-31
上傳用戶:15071087253
資源簡介:11,13,16位超前進位加法器的verilog HDL源代碼。
上傳時間: 2013-12-28
上傳用戶:ouyangtongze
資源簡介:是關于dct的verilog HDL源代碼和測試程序
上傳時間: 2014-06-15
上傳用戶:四只眼
資源簡介:王金明的verilog HDL程序集合,包含各個常用的程序
上傳時間: 2013-11-26
上傳用戶:星仔
資源簡介:基本運算邏輯和它們的verilog HDL模型
上傳時間: 2015-09-17
上傳用戶:qw12
資源簡介:aes算法的verilog HDL實現,供給大家作為參考 。
上傳時間: 2013-12-18
上傳用戶:gundan
資源簡介:通用串行異步收發(fā)器8251的verilog HDL源代碼,經過仿真驗證。
上傳時間: 2015-11-21
上傳用戶:lizhizheng88
資源簡介:算術處理器的verilog HDL的源代碼
上傳時間: 2016-01-07
上傳用戶:bjgaofei
資源簡介:用于生成GF(2^m)有限域中乘法器的verilog HDL源文件的C程序
上傳時間: 2016-01-15
上傳用戶:王楚楚
資源簡介:用于生成GF(2^m)有限域中常數乘法器的verilog HDL源文件的C程序
上傳時間: 2016-01-15
上傳用戶:chenbhdt
資源簡介:用于生成GF(2^m)有限域元素求逆器的verilog HDL源文件的C程序
上傳時間: 2014-01-13
上傳用戶:gyq
資源簡介:非常號的verilog HDL教學源碼,大家多
上傳時間: 2014-01-06
上傳用戶:plsee
資源簡介:eeprom的verilog HDL源代碼,含eeprom的讀寫!Quartus II5.0平臺測試通過!
上傳時間: 2013-12-19
上傳用戶:BOBOniu
資源簡介:4 digital LED dynamic display的verilog HDL源代碼,它能動態(tài)的顯示4位數,為FPGA 的DEBUG 提供便利,非常經典,簡單易懂,并且經過了Modelsim/ISE/FPGA(XC3S250ETQ144)驗證和實現,好的行為模型就應該大家分享。
上傳時間: 2016-04-12
上傳用戶:壞天使kk
資源簡介:verilogHDL硬件描述語言(簡單的verilog HDL語法
上傳時間: 2016-04-12
上傳用戶:xuan‘nian
資源簡介:關于雙口RAM的verilog HDL源碼
上傳時間: 2016-04-17
上傳用戶:爺的氣質
資源簡介:cordic算法的verilog HDL具體實現
上傳時間: 2013-12-06
上傳用戶:2467478207
資源簡介:VGA實驗的verilog HDL代碼用于FPGA
上傳時間: 2014-12-07
上傳用戶:天涯
資源簡介:PWM的verilog HDL代碼用于FPGA
上傳時間: 2013-12-22
上傳用戶:zhanditian
資源簡介:通用串行異步收發(fā)器8251的verilog HDL源代碼.doc
上傳時間: 2013-12-24
上傳用戶:xg262122