Verilog hdl語(yǔ)言的常用除法器設(shè)計(jì)，可使用modelsim進(jìn)行仿真
資源簡(jiǎn)介：Verilog hdl語(yǔ)言的常用除法器設(shè)計(jì)，可使用modelsim進(jìn)行仿真
上傳時(shí)間： 2013-12-17
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資源簡(jiǎn)介：精通Verilog hdl語(yǔ)言編程源碼之4--常用除法器設(shè)計(jì)
上傳時(shí)間： 2013-12-24
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資源簡(jiǎn)介：基于Verilog-hdl語(yǔ)言的時(shí)鐘設(shè)計(jì)這是一份非常不錯(cuò)的資料，歡迎下載，希望對(duì)您有幫助！
上傳時(shí)間： 2021-12-20
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資源簡(jiǎn)介：這是華為使用的內(nèi)部培訓(xùn)教程！ 本文主要介紹了Verilog hdl 語(yǔ)言的一些基本知識(shí)，目的是使初學(xué)者能夠迅速掌 hdl 設(shè)計(jì)方法，初步了解并掌握Verilog hdl語(yǔ)言的基本要素，能夠讀懂簡(jiǎn)單的設(shè)計(jì)代碼并 夠進(jìn)行一些簡(jiǎn)單設(shè)計(jì)的Verilog hdl建模。
上傳時(shí)間： 2016-05-20
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資源簡(jiǎn)介：本原碼是基于Verilog hdl語(yǔ)言的FPGA原程序，主要用于測(cè)頻率，特點(diǎn)主要是可以更快地測(cè)頻。實(shí)時(shí)性更高。
上傳時(shí)間： 2013-09-01
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資源簡(jiǎn)介：hdl 編碼風(fēng)格與編碼指導(dǎo),介紹了詳細(xì)的vhdl和Verilog hdl語(yǔ)言的編程風(fēng)格
上傳時(shí)間： 2014-01-05
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資源簡(jiǎn)介：本原碼是基于Verilog hdl語(yǔ)言的FPGA原程序，主要用于測(cè)頻率，特點(diǎn)主要是可以更快地測(cè)頻。實(shí)時(shí)性更高。
上傳時(shí)間： 2015-08-04
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資源簡(jiǎn)介：Verilog hdl語(yǔ)言的PPT教程。包括簡(jiǎn)介、邏輯概念、語(yǔ)法和示例。
上傳時(shí)間： 2013-12-08
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資源簡(jiǎn)介：小例子,關(guān)于Verilog hdl語(yǔ)言的一些小練習(xí),可供參考.
上傳時(shí)間： 2016-04-18
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資源簡(jiǎn)介：小例子,關(guān)于Verilog hdl語(yǔ)言的一些小練習(xí),可供初學(xué)者進(jìn)行參考.
上傳時(shí)間： 2016-04-18
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資源簡(jiǎn)介：小例子,關(guān)于Verilog hdl語(yǔ)言的一些小練習(xí),可供初學(xué)者進(jìn)行參考.
上傳時(shí)間： 2013-12-05
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上傳時(shí)間： 2013-12-22
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資源簡(jiǎn)介：小例子,關(guān)于Verilog hdl語(yǔ)言的一些小練習(xí),可供初學(xué)者進(jìn)行參考.
上傳時(shí)間： 2016-04-18
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資源簡(jiǎn)介：此代碼用于實(shí)現(xiàn)基2的SRT除法器設(shè)計(jì)，可以實(shí)現(xiàn)400MHz以上的32位定點(diǎn)無(wú)符號(hào)數(shù)除法器（除數(shù)、被除數(shù)和余數(shù)均由16位整數(shù)和16位小數(shù)組成，商由32位整數(shù)和16位小數(shù)構(gòu)成,包括源代碼和測(cè)試文件，可以直接仿真。
上傳時(shí)間： 2013-12-10
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資源簡(jiǎn)介：《Verilog hdl 語(yǔ)言編程》 異步FIFO設(shè)計(jì)（基于Verilog)
上傳時(shí)間： 2016-08-30
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資源簡(jiǎn)介：這是一個(gè)Verilog hdl 語(yǔ)言的例子，在CPLD器件EPM240上實(shí)現(xiàn)了 RS232協(xié)議、按鍵處理、LED數(shù)碼管顯示和每秒加1數(shù)碼顯示。使用quartus ii 7.0 以上打開(kāi).
上傳時(shí)間： 2017-03-06
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資源簡(jiǎn)介：vhdl語(yǔ)言 和Verilog hdl語(yǔ)言的測(cè)試程序編寫
上傳時(shí)間： 2014-01-21
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資源簡(jiǎn)介：本文介紹Verilog hdl語(yǔ)言的發(fā)展歷史和它的主要能力。并對(duì)各種使用進(jìn)行詳細(xì)講解。
上傳時(shí)間： 2017-04-04
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資源簡(jiǎn)介：采用 Verilog hdl 語(yǔ)言在Altera 公司的FPGA 芯片上實(shí)現(xiàn)了RISC_CPU 的關(guān)鍵部件狀態(tài)控制器的設(shè)計(jì),以及在與其它各種數(shù)字邏輯設(shè)計(jì)方法的比較下,顯示出使用Verilog
上傳時(shí)間： 2013-07-06
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資源簡(jiǎn)介： 設(shè)計(jì)與驗(yàn)證Verilog hdl【作者：王誠(chéng)、吳繼華；出版社：人民郵電出版社】 本書以實(shí)例講解的方式對(duì)hdl語(yǔ)言的設(shè)計(jì)方法進(jìn)行介紹。全書共分9章，第1章至第3章主要介紹了Verilog hdl語(yǔ)言的基本概念、設(shè)計(jì)流程、語(yǔ)法及建模方式等。
上傳時(shí)間： 2013-11-19
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資源簡(jiǎn)介：用一位全加器組成四位全加器. 所用語(yǔ)言是Verilog hdl. 主要用在加法器的設(shè)計(jì)中。
上傳時(shí)間： 2015-05-02
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資源簡(jiǎn)介：精通Verilog hdl語(yǔ)言編程源碼之1--常用加法器設(shè)計(jì)
上傳時(shí)間： 2014-12-03
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資源簡(jiǎn)介：精通Verilog hdl語(yǔ)言編程源碼之2--常用乘法器設(shè)計(jì)
上傳時(shí)間： 2014-11-28
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資源簡(jiǎn)介：Verilog hdl語(yǔ)言 常用乘法器設(shè)計(jì)，可使用modelsim進(jìn)行仿真
上傳時(shí)間： 2017-01-02
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資源簡(jiǎn)介：Verilog hdl語(yǔ)言 常用加法器設(shè)計(jì)，可使用modelsim進(jìn)行仿真
上傳時(shí)間： 2013-12-24
上傳用戶：lizhizheng88
資源簡(jiǎn)介：本程序是在一位全加器的基礎(chǔ)上設(shè)計(jì)一個(gè)16位的加法器,用Verilog hdl語(yǔ)言描述.
上傳時(shí)間： 2013-12-03
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資源簡(jiǎn)介：本文件提供了用Verilog hdl語(yǔ)言實(shí)現(xiàn)的8位超前進(jìn)位加法器,充分說(shuō)明了超前進(jìn)位加法器和普通加法器之間的區(qū)別.
上傳時(shí)間： 2013-12-17
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資源簡(jiǎn)介：用Verilog hdl代碼編寫的快速除法器，比較有用
上傳時(shí)間： 2013-12-21
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資源簡(jiǎn)介：<Verilog hdl 語(yǔ)言編程》 RS(204,188)譯碼器的設(shè)計(jì)
上傳時(shí)間： 2013-11-30
上傳用戶：lizhen9880
資源簡(jiǎn)介：這是我用Verilog hdl語(yǔ)言寫的浮點(diǎn)乘法器,用的是基4的booth算法,對(duì)于部分積使用了5-2壓縮和3-2壓縮,歡迎大家指點(diǎn),也歡迎大家把它改成流水線以提高速度.
上傳時(shí)間： 2013-11-29
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