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• Verilog hdl語言 常用乘法器設(shè)計免費下載

  資源簡介：Verilog hdl語言 常用乘法器設(shè)計，可使用modelsim進行仿真

  標簽： Verilog hdl 語言 乘法器設(shè)計

  上傳時間： 2017-01-02

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• Verilog hdl語言 常用加法器設(shè)計免費下載

  資源簡介：Verilog hdl語言 常用加法器設(shè)計，可使用modelsim進行仿真

  標簽： Verilog hdl 語言 加法器

  上傳時間： 2013-12-24

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• 精通Verilog hdl語言編程源碼之2--常用乘法器設(shè)計免費下載

  資源簡介：精通Verilog hdl語言編程源碼之2--常用乘法器設(shè)計

  標簽： Verilog hdl 語言編程 源碼

  上傳時間： 2014-11-28

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• 用Vhdl語言仿真乘法器設(shè)計。能夠?qū)崿F(xiàn)一般乘法運算。免費下載

  資源簡介：用Vhdl語言仿真乘法器設(shè)計。能夠?qū)崿F(xiàn)一般乘法運算。

  標簽： Vhdl 語言 仿真 乘法器設(shè)計

  上傳時間： 2017-07-18

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• 精通Verilog hdl語言編程源碼之1--常用加法器設(shè)計免費下載

  資源簡介：精通Verilog hdl語言編程源碼之1--常用加法器設(shè)計

  標簽： Verilog hdl 語言編程 源碼

  上傳時間： 2014-12-03

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• 精通Verilog hdl語言編程源碼之3--伽羅華域乘法器設(shè)計免費下載

  資源簡介：精通Verilog hdl語言編程源碼之3--伽羅華域乘法器設(shè)計

  標簽： Verilog hdl 語言編程 源碼

  上傳時間： 2013-12-18

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• 精通Verilog hdl語言編程源碼之4--常用除法器設(shè)計免費下載

  資源簡介：精通Verilog hdl語言編程源碼之4--常用除法器設(shè)計

  標簽： Verilog hdl 語言編程 源碼

  上傳時間： 2013-12-24

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• Verilog hdl語言 伽羅華域GF（q）乘法器設(shè)計免費下載

  資源簡介：Verilog hdl語言 伽羅華域GF（q）乘法器設(shè)計，可使用modelsim進行仿真

  標簽： Verilog hdl 語言 乘法器設(shè)計

  上傳時間： 2013-12-27

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• Verilog hdl語言的常用除法器設(shè)計免費下載

  資源簡介：Verilog hdl語言的常用除法器設(shè)計，可使用modelsim進行仿真

  標簽： Verilog hdl 語言 除法器

  上傳時間： 2013-12-17

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• 這是我用Verilog hdl語言寫的浮點乘法器,用的是基4的booth算法,對于部分積使用了5-2壓縮和3-2壓縮,歡迎大家指點,也歡迎大家把它改成流水線以提高速度.免費下載

  資源簡介：這是我用Verilog hdl語言寫的浮點乘法器,用的是基4的booth算法,對于部分積使用了5-2壓縮和3-2壓縮,歡迎大家指點,也歡迎大家把它改成流水線以提高速度.

  標簽： Verilog booth hdl 家

  上傳時間： 2013-11-29

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• 本程序是在一位全加器的基礎(chǔ)上設(shè)計一個16位的加法器,用Verilog hdl語言描述.免費下載

  資源簡介：本程序是在一位全加器的基礎(chǔ)上設(shè)計一個16位的加法器,用Verilog hdl語言描述.

  標簽： Verilog hdl 程序 全加器

  上傳時間： 2013-12-03

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• 上傳文件為：常用乘法器Verilog設(shè)計.rar免費下載

  資源簡介：上傳文件為：常用乘法器Verilog設(shè)計.rar

  標簽： Verilog 乘法器

  上傳時間： 2013-12-17

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• 基于Verilog hdl語言的FPGA設(shè)計免費下載

  資源簡介：采用 Verilog hdl 語言在Altera 公司的FPGA 芯片上實現(xiàn)了RISC_CPU 的關(guān)鍵部件狀態(tài)控制器的設(shè)計,以及在與其它各種數(shù)字邏輯設(shè)計方法的比較下,顯示出使用Verilog

  標簽： Verilog FPGA hdl 語言

  上傳時間： 2013-07-06

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• Verilog hdl 數(shù)字設(shè)計教程(賀敬凱)免費下載

  資源簡介：　　Verilog hdl 數(shù)字設(shè)計教程【作者：賀敬凱；出版社：西安電子科技大學(xué)出版社】（本資料為ppt） 　　內(nèi)容簡介：介紹了Verilog hdl語言，狀態(tài)機設(shè)計，仿真，還有好幾個可綜合設(shè)計的舉例，除了常見的，還有空調(diào)控制器的設(shè)計，飲料自動售賣機的設(shè)計，AD采樣控...

  標簽： Verilog hdl 數(shù)字設(shè)計 教程

  上傳時間： 2015-01-01

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• 減1計數(shù)器 一、設(shè)計要求 用Verilog hdl語言設(shè)計一個計數(shù)器。 要求計數(shù)器具有異步置位/復(fù)位功能免費下載

  資源簡介：減1計數(shù)器 一、設(shè)計要求 用Verilog hdl語言設(shè)計一個計數(shù)器。 要求計數(shù)器具有異步置位/復(fù)位功能，可以進行自增和自減計數(shù)，其計數(shù)周期為2^N（N為二進制位數(shù)）。 二、設(shè)計原理 輸入/輸出說明： d：異步置數(shù)數(shù)據(jù)輸入； q：當(dāng)前計數(shù)器數(shù)據(jù)輸出； clock：時鐘脈沖...

  標簽： Verilog 計數(shù)器 hdl 減

  上傳時間： 2015-03-28

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• 本文件提供了用Verilog hdl語言實現(xiàn)的8位超前進位加法器,充分說明了超前進位加法器和普通加法器之間的區(qū)別.免費下載

  資源簡介：本文件提供了用Verilog hdl語言實現(xiàn)的8位超前進位加法器,充分說明了超前進位加法器和普通加法器之間的區(qū)別.

  標簽： Verilog 加法器 hdl 進位

  上傳時間： 2013-12-17

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• 《Verilog hdl 語言編程》 異步FIFO設(shè)計（基于Verilog)免費下載

  資源簡介：《Verilog hdl 語言編程》 異步FIFO設(shè)計（基于Verilog)

  標簽： Verilog FIFO hdl 語言編程

  上傳時間： 2016-08-30

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• <Verilog hdl 語言編程》 RS(204,188)譯碼器的設(shè)計免費下載

  資源簡介：<Verilog hdl 語言編程》 RS(204,188)譯碼器的設(shè)計

  標簽： Verilog hdl 204 188

  上傳時間： 2013-11-30

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• 《Verilog hdl語言編程》 常有加法器（基于Verilog）免費下載

  資源簡介：《Verilog hdl語言編程》 常有加法器（基于Verilog）

  標簽： Verilog hdl 語言編程 加法器

  上傳時間： 2013-12-18

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• 我們的課程設(shè)計,三層電梯控制器模擬程序.用Verilog hdl語言編寫免費下載

  資源簡介：我們的課程設(shè)計,三層電梯控制器模擬程序.用Verilog hdl語言編寫

  標簽： Verilog hdl 三層電梯 控制器

  上傳時間： 2016-10-31

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• cpld/fpga常用加法器設(shè)計的Verilog程序免費下載

  資源簡介：cpld/fpga常用加法器設(shè)計的Verilog程序

  標簽： Verilog cpld fpga 加法器

  上傳時間： 2016-11-05

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• 有實驗結(jié)果,用MOSIN6編寫的,是Verilog hdl語言實現(xiàn)的. 練習(xí)三 利用條件語句實現(xiàn)計數(shù)分頻時序電路 實驗?zāi)康模? 1. 掌握條件語句在簡單時序模塊設(shè)計中的使用； 2. 學(xué)習(xí)在Ver免費下載

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  標簽： Verilog MOSIN6 hdl Ver

  上傳時間： 2016-11-19

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• 精通Verilog hdl語言編程源碼之5--CIC積分梳狀濾波器設(shè)計免費下載

  資源簡介：精通Verilog hdl語言編程源碼之5--CIC積分梳狀濾波器設(shè)計

  標簽： Verilog hdl CIC 語言編程

  上傳時間： 2016-11-22

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• 精通Verilog hdl語言編程源碼之6--CORDIC數(shù)字計算機的設(shè)計免費下載

  資源簡介：精通Verilog hdl語言編程源碼之6--CORDIC數(shù)字計算機的設(shè)計

  標簽： Verilog CORDIC hdl 語言編程

  上傳時間： 2016-11-22

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• 精通Verilog hdl語言編程源碼之7——偽隨機序列應(yīng)用設(shè)計免費下載

  資源簡介：精通Verilog hdl語言編程源碼之7——偽隨機序列應(yīng)用設(shè)計

  標簽： Verilog hdl 語言編程 源碼

  上傳時間： 2016-11-22

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• 精通Verilog hdl語言編程源碼之8——異步FIFO設(shè)計免費下載

  資源簡介：精通Verilog hdl語言編程源碼之8——異步FIFO設(shè)計

  標簽： Verilog FIFO hdl 語言編程

  上傳時間： 2013-12-16

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• 精通Verilog hdl語言編程源碼9——RS(204,188)譯碼器的設(shè)計免費下載

  資源簡介：精通Verilog hdl語言編程源碼9——RS(204,188)譯碼器的設(shè)計

  標簽： Verilog hdl 204 188

  上傳時間： 2013-12-20

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• 16階FIR濾波器--本設(shè)計用Verilog hdl語言串行DA算法實現(xiàn)16階有限頻率響應(yīng)濾波器！免費下載

  資源簡介：16階FIR濾波器--本設(shè)計用Verilog hdl語言串行DA算法實現(xiàn)16階有限頻率響應(yīng)濾波器！

  標簽： Verilog FIR hdl 濾波器

  上傳時間： 2016-11-26

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• Verilog hdl語言設(shè)計的交通燈設(shè)計免費下載

  資源簡介：Verilog hdl語言設(shè)計的交通燈設(shè)計

  標簽： Verilog hdl 語言 交通燈

  上傳時間： 2017-02-02

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• 海爾布倫 訪問狀態(tài)機 設(shè)計 用FSM方式 Verilog hdl 語言描述免費下載

  資源簡介：海爾布倫 訪問狀態(tài)機 設(shè)計 用FSM方式 Verilog hdl 語言描述

  標簽： Verilog FSM hdl 海爾

  上傳時間： 2017-07-13

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