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有實(shí)驗結(jié)果,用MOSIN6編寫的,是Verilog HDL語言實(shí)現(xiàn)的. 練習(xí)三 利用條件語句實(shí)現(xiàn)計數(shù)分頻時序電路 實(shí)驗?zāi)康模? 1. 掌握條件語句在簡單時序模塊設(shè)計中的使用; 2. 學(xué)習(xí)在Ver

  • 資源大?。?/b>16 K
  • 上傳時間: 2016-11-19
  • 上傳用戶:wilsonshaw
  • 資源積分:2 下載積分
  • 標(biāo)      簽: Verilog MOSIN6 HDL Ver

資 源 簡 介

有實(shí)驗結(jié)果,用MOSIN6編寫的,是Verilog HDL語言實(shí)現(xiàn)的. 練習(xí)三 利用條件語句實(shí)現(xiàn)計數(shù)分頻時序電路 實(shí)驗?zāi)康模? 1. 掌握條件語句在簡單時序模塊設(shè)計中的使用; 2. 學(xué)習(xí)在Verilog模塊中應(yīng)用計數(shù)器; 3. 學(xué)習(xí)測試模塊的編寫、綜合和不同層次的仿真。 練習(xí)四 阻塞賦值與非阻塞賦值的區(qū)別 實(shí)驗?zāi)康模? 1. 通過實(shí)驗,掌握阻塞賦值與非阻塞賦值的概念和區(qū)別; 2. 了解阻塞賦值與非阻塞賦值的不同使用場合; 3. 學(xué)習(xí)測試模塊的編寫、綜合和不同層次的仿真。

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