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• Verilog hdl語言 伽羅華域GF（q）乘法器設(shè)計(jì)免費(fèi)下載

  資源簡介：Verilog hdl語言 伽羅華域GF（q）乘法器設(shè)計(jì)，可使用modelsim進(jìn)行仿真

  標(biāo)簽： Verilog hdl 語言 乘法器設(shè)計(jì)

  上傳時間： 2013-12-27

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• 伽羅華域GF（q）乘法器Verilog設(shè)計(jì).rar免費(fèi)下載

  資源簡介：伽羅華域GF（q）乘法器Verilog設(shè)計(jì).rar

  標(biāo)簽： Verilog 乘法器

  上傳時間： 2017-09-20

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• 精通Verilog hdl語言編程源碼之3--伽羅華域乘法器設(shè)計(jì)免費(fèi)下載

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  標(biāo)簽： Verilog hdl 語言編程 源碼

  上傳時間： 2013-12-18

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• 精通Verilog hdl語言編程源碼之5--CIC積分梳狀濾波器設(shè)計(jì)免費(fèi)下載

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  標(biāo)簽： Verilog hdl CIC 語言編程

  上傳時間： 2016-11-22

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• 精通Verilog hdl語言編程源碼9——RS(204,188)譯碼器的設(shè)計(jì)免費(fèi)下載

  資源簡介：精通Verilog hdl語言編程源碼9——RS(204,188)譯碼器的設(shè)計(jì)

  標(biāo)簽： Verilog hdl 204 188

  上傳時間： 2013-12-20

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• GF（Q）域上的低密度校驗(yàn)（LDPC）碼的譯碼及其在深空通信中的應(yīng)用.PDF免費(fèi)下載

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  標(biāo)簽： LDPC 低密度校驗(yàn) 中的應(yīng)用

  上傳時間： 2016-05-17

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• 這是華為使用的內(nèi)部培訓(xùn)教程！ 本文主要介紹了Verilog hdl 語言的一些基本知識免費(fèi)下載

  資源簡介：這是華為使用的內(nèi)部培訓(xùn)教程！ 本文主要介紹了Verilog hdl 語言的一些基本知識，目的是使初學(xué)者能夠迅速掌 hdl 設(shè)計(jì)方法，初步了解并掌握Verilog hdl語言的基本要素，能夠讀懂簡單的設(shè)計(jì)代碼并 夠進(jìn)行一些簡單設(shè)計(jì)的Verilog hdl建模。

  標(biāo)簽： Verilog hdl 華為 培訓(xùn)教程

  上傳時間： 2016-05-20

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• 伽勒華域乘法器用于RS編碼中免費(fèi)下載

  資源簡介：伽勒華域乘法器用于RS編碼中，用Veriloghdl語言實(shí)現(xiàn)

  標(biāo)簽： 乘法器 RS編碼

  上傳時間： 2013-12-25

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• 基于Verilog hdl語言的FPGA設(shè)計(jì)免費(fèi)下載

  資源簡介：采用 Verilog hdl 語言在Altera 公司的FPGA 芯片上實(shí)現(xiàn)了RISC_CPU 的關(guān)鍵部件狀態(tài)控制器的設(shè)計(jì),以及在與其它各種數(shù)字邏輯設(shè)計(jì)方法的比較下,顯示出使用Verilog

  標(biāo)簽： Verilog FPGA hdl 語言

  上傳時間： 2013-07-06

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• 用Verilog hdl語言編寫的交通燈程序免費(fèi)下載

  資源簡介：這是一個用Verilog hdl語言編寫的交通燈程序。可以用Quartus II運(yùn)行。

  標(biāo)簽： Verilog hdl 語言 編寫

  上傳時間： 2013-08-19

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• 通過Verilog hdl語言使用CPLD連接PS2鍵盤免費(fèi)下載

  資源簡介：通過Verilog hdl語言使用CPLD連接PS2鍵盤.

  標(biāo)簽： Verilog CPLD hdl PS2

  上傳時間： 2013-08-21

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• 基于Verilog hdl語言的FPGA源程序免費(fèi)下載

  資源簡介：本原碼是基于Verilog hdl語言的FPGA原程序，主要用于測頻率，特點(diǎn)主要是可以更快地測頻。實(shí)時性更高。

  標(biāo)簽： Verilog FPGA hdl 語言

  上傳時間： 2013-09-01

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• 以Verilog hdl 語言編寫的一首歌曲免費(fèi)下載

  資源簡介：以Verilog hdl 語言編寫的一首歌曲，可供初學(xué)者借鑒

  標(biāo)簽： Verilog hdl 語言 編寫

  上傳時間： 2013-09-05

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• Verilog hdl教程135例:Verilog hdl語言類似于C語言免費(fèi)下載

  資源簡介：Verilog hdl教程135例:Verilog hdl語言類似于C語言，便于學(xué)習(xí)。本文檔帶有源代碼，3-6章

  標(biāo)簽： Verilog hdl 135 C語言

  上傳時間： 2013-12-12

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• Verilog hdl教程135例:Verilog hdl語言類似于C語言免費(fèi)下載

  資源簡介：Verilog hdl教程135例:Verilog hdl語言類似于C語言，便于學(xué)習(xí)。本文檔帶有源代碼，7-8章

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  上傳時間： 2013-12-09

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• Verilog hdl教程135例:Verilog hdl語言類似于C語言免費(fèi)下載

  資源簡介：Verilog hdl教程135例:Verilog hdl語言類似于C語言，便于學(xué)習(xí)。本文檔帶有源代碼，9-10章

  標(biāo)簽： Verilog hdl 135 C語言

  上傳時間： 2013-12-26

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• Verilog hdl教程135例:Verilog hdl語言類似于C語言免費(fèi)下載

  資源簡介：Verilog hdl教程135例:Verilog hdl語言類似于C語言，便于學(xué)習(xí)。本文檔帶有源代碼，11-12章

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  上傳時間： 2015-03-24

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• 減1計(jì)數(shù)器 一、設(shè)計(jì)要求 用Verilog hdl語言設(shè)計(jì)一個計(jì)數(shù)器。 要求計(jì)數(shù)器具有異步置位/復(fù)位功能免費(fèi)下載

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  標(biāo)簽： Verilog 計(jì)數(shù)器 hdl 減

  上傳時間： 2015-03-28

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  上傳時間： 2013-12-26

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• hdl 編碼風(fēng)格與編碼指導(dǎo),介紹了詳細(xì)的vhdl和Verilog hdl語言的編程風(fēng)格免費(fèi)下載

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  上傳時間： 2014-01-05

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• 用Verilog hdl 語言編寫的播放梁祝的程序免費(fèi)下載

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  標(biāo)簽： Verilog hdl 語言 編寫

  上傳時間： 2015-05-24

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• 劍橋經(jīng)典數(shù)學(xué)科學(xué)書籍系列----伽羅華理論免費(fèi)下載

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  標(biāo)簽： 書籍

  上傳時間： 2014-01-12

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• 用Verilog hdl 語言寫的在LCD液晶上顯示文字的源程序免費(fèi)下載

  資源簡介：用Verilog hdl 語言寫的在LCD液晶上顯示文字的源程序

  標(biāo)簽： Verilog hdl LCD 語言

  上傳時間： 2014-01-26

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• Verilog hdl語言編寫的5分頻電路。采用兩路時鐘相邏輯作用產(chǎn)生。免費(fèi)下載

  資源簡介：Verilog hdl語言編寫的5分頻電路。采用兩路時鐘相邏輯作用產(chǎn)生。

  標(biāo)簽： Verilog hdl 語言 編寫

  上傳時間： 2015-07-18

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• 本原碼是基于Verilog hdl語言的FPGA原程序免費(fèi)下載

  資源簡介：本原碼是基于Verilog hdl語言的FPGA原程序，主要用于測頻率，特點(diǎn)主要是可以更快地測頻。實(shí)時性更高。

  標(biāo)簽： Verilog FPGA hdl 語言

  上傳時間： 2015-08-04

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• 本原碼是基于Verilog hdl語言編寫的免費(fèi)下載

  資源簡介：本原碼是基于Verilog hdl語言編寫的，實(shí)現(xiàn)了SPI接口設(shè)計(jì)，可以應(yīng)用于FPGA,實(shí)現(xiàn)SPI協(xié)議的接口設(shè)計(jì).在MAXII編譯成功,用Modelsim SE 6仿真成功.

  標(biāo)簽： Verilog hdl 語言 編寫

  上傳時間： 2015-08-04

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• 本文件提供了用Verilog hdl語言實(shí)現(xiàn)的8位超前進(jìn)位加法器,充分說明了超前進(jìn)位加法器和普通加法器之間的區(qū)別.免費(fèi)下載

  資源簡介：本文件提供了用Verilog hdl語言實(shí)現(xiàn)的8位超前進(jìn)位加法器,充分說明了超前進(jìn)位加法器和普通加法器之間的區(qū)別.

  標(biāo)簽： Verilog 加法器 hdl 進(jìn)位

  上傳時間： 2013-12-17

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• Verilog hdl語言在FPGA實(shí)現(xiàn)中的存儲器的使用詳細(xì)說明免費(fèi)下載

  資源簡介：Verilog hdl語言在FPGA實(shí)現(xiàn)中的存儲器的使用詳細(xì)說明

  標(biāo)簽： Verilog FPGA hdl 語言

  上傳時間： 2014-10-14

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• 該工程是基于Verilog hdl 語言編寫的幀傳輸協(xié)議hdlC幀的發(fā)送端代碼免費(fèi)下載

  資源簡介：該工程是基于Verilog hdl 語言編寫的幀傳輸協(xié)議hdlC幀的發(fā)送端代碼，會用QUATUSII的人都應(yīng)該知道如何使用，希望能給你帶來幫助

  標(biāo)簽： Verilog hdlC hdl 幀

  上傳時間： 2014-11-22

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• 采用Verilog hdl 語言實(shí)現(xiàn)整形dct算法免費(fèi)下載

  資源簡介：采用Verilog hdl 語言實(shí)現(xiàn)整形dct算法，設(shè)計(jì)合理，算法簡單，是紅色邏輯開發(fā)板試驗(yàn)程序，值得一看。

  標(biāo)簽： Verilog hdl dct 語言

  上傳時間： 2013-12-23

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