用Verilog HDL 語言編寫的播放梁祝的程序
資源簡(jiǎn)介：用Verilog HDL 語言編寫的播放梁祝的程序
上傳時(shí)間： 2015-05-24
上傳用戶：zuozuo1215
資源簡(jiǎn)介：這是一個(gè)用Verilog HDL語言編寫的交通燈程序。可以用Quartus II運(yùn)行。
上傳時(shí)間： 2013-08-19
上傳用戶：alex wang
資源簡(jiǎn)介：是幾個(gè)用Verilog HDL語言編寫的源代碼（里面包括實(shí)現(xiàn)濾波器等），對(duì)想學(xué)習(xí)這個(gè)語言的朋友很有幫助！
上傳時(shí)間： 2016-05-22
上傳用戶：ouyangtongze
資源簡(jiǎn)介：這是一個(gè)用Verilog HDL語言編寫的交通燈程序?？梢杂肣uartus II運(yùn)行。
上傳時(shí)間： 2014-01-13
上傳用戶：tonyshao
資源簡(jiǎn)介：我們的課程設(shè)計(jì),三層電梯控制器模擬程序.用Verilog HDL語言編寫
上傳時(shí)間： 2016-10-31
上傳用戶：xuanchangri
資源簡(jiǎn)介：用Verilog HDL語言編寫的家用空調(diào)溫度控制器，可實(shí)現(xiàn)手動(dòng)，自動(dòng)控制兩種模式，并可實(shí)現(xiàn)報(bào)警功能。
上傳時(shí)間： 2013-12-24
上傳用戶：894898248
資源簡(jiǎn)介：本原碼是基于Verilog HDL語言編寫的，實(shí)現(xiàn)了SPI接口設(shè)計(jì)，可以應(yīng)用于FPGA,實(shí)現(xiàn)SPI協(xié)議的接口設(shè)計(jì).在MAXII編譯成功,用Modelsim SE 6仿真成功.
上傳時(shí)間： 2015-08-04
上傳用戶：mikesering
資源簡(jiǎn)介：該工程是基于Verilog HDL 語言編寫的幀傳輸協(xié)議HDLC幀的發(fā)送端代碼，會(huì)用QUATUSII的人都應(yīng)該知道如何使用，希望能給你帶來幫助
上傳時(shí)間： 2014-11-22
上傳用戶：3到15
資源簡(jiǎn)介：以Verilog HDL 語言編寫的一首歌曲，可供初學(xué)者借鑒
上傳時(shí)間： 2013-09-05
上傳用戶：wyiman
資源簡(jiǎn)介：用Verilog DHL語言編寫的一個(gè)數(shù)字鐘程序,除了基本計(jì)數(shù),還具有校時(shí),鬧鐘功能
上傳時(shí)間： 2013-12-15
上傳用戶：維子哥哥
資源簡(jiǎn)介：以Verilog HDL 語言編寫的一首歌曲，可供初學(xué)者借鑒
上傳時(shí)間： 2013-12-26
上傳用戶：ma1301115706
資源簡(jiǎn)介：用Verilog HDL 語言寫的在LCD液晶上顯示文字的源程序
上傳時(shí)間： 2014-01-26
上傳用戶：a3318966
資源簡(jiǎn)介：Verilog HDL語言編寫的5分頻電路。采用兩路時(shí)鐘相邏輯作用產(chǎn)生。
上傳時(shí)間： 2015-07-18
上傳用戶：yulg
資源簡(jiǎn)介：本文件提供了用Verilog HDL語言實(shí)現(xiàn)的8位超前進(jìn)位加法器,充分說明了超前進(jìn)位加法器和普通加法器之間的區(qū)別.
上傳時(shí)間： 2013-12-17
上傳用戶：ynwbosss
資源簡(jiǎn)介：actel A3P250 fpga用Verilog HDL語言實(shí)現(xiàn)串口功能的源代碼
上傳時(shí)間： 2013-12-23
上傳用戶：aa17807091
資源簡(jiǎn)介：采用Verilog HDL語言編寫的數(shù)字頻率計(jì)，被測(cè)波形分別為方波、三角波和正弦波；采用6個(gè)數(shù)碼管顯示結(jié)果，三檔量程可調(diào)，工程價(jià)值很高，
上傳時(shí)間： 2016-03-21
上傳用戶：kr770906
資源簡(jiǎn)介：采用Verilog HDL語言編寫的交通燈控制系統(tǒng)，這是一個(gè)完整的畢設(shè)課題，分別有分頻、顯示譯碼、倒計(jì)時(shí)和動(dòng)態(tài)顯示驅(qū)動(dòng)模塊，實(shí)用價(jià)值很高，
上傳時(shí)間： 2016-03-21
上傳用戶：R50974
資源簡(jiǎn)介：采用Verilog HDL語言編寫的多功能數(shù)字鐘，包括四個(gè)功能：時(shí)間顯示與設(shè)置、秒表、鬧鐘、日期顯示與設(shè)置，源代碼對(duì)FPGA和CPLD學(xué)習(xí)者價(jià)值很高，
上傳時(shí)間： 2016-03-21
上傳用戶：270189020
資源簡(jiǎn)介：采用Verilog HDL語言編寫的實(shí)用電梯控制器，這是一個(gè)在實(shí)驗(yàn)室里模擬的項(xiàng)目，分為主控制器與分控制器，主控制器完成運(yùn)行方向、顯示樓層、關(guān)開電梯門、與分控制器通訊等功能；分控制器是在每一層的設(shè)備，實(shí)現(xiàn)顯示電梯當(dāng)前所在樓層、接收乘客上升下降要求等功能...
上傳時(shí)間： 2014-01-23
上傳用戶：日光微瀾
資源簡(jiǎn)介：采用Verilog HDL語言編寫的步進(jìn)電機(jī)位置系統(tǒng)，實(shí)現(xiàn)步進(jìn)電機(jī)的定速、加速、減速、定位，且速率和加減速度都能做到連續(xù)可調(diào)的程序，對(duì)控制類相關(guān)的學(xué)習(xí)者價(jià)值很高
上傳時(shí)間： 2016-03-21
上傳用戶：aix008
資源簡(jiǎn)介：采用Verilog HDL語言編寫的直流電動(dòng)機(jī)控制系統(tǒng)，主要完成直流電動(dòng)機(jī)的速度控制，典型的三閉環(huán)(位置、轉(zhuǎn)速和電流反饋)直流電機(jī)控制系統(tǒng)，對(duì)控制類相關(guān)的學(xué)習(xí)者價(jià)值很高
上傳時(shí)間： 2014-01-19
上傳用戶：weiwolkt
資源簡(jiǎn)介：用Verilog HDL代碼編寫的快速除法器，比較有用
上傳時(shí)間： 2013-12-21
上傳用戶：xfbs821
資源簡(jiǎn)介：Verilog HDL語言編寫的數(shù)字秒表，仿真已經(jīng)通過，可供參考
上傳時(shí)間： 2013-12-19
上傳用戶：chfanjiang
資源簡(jiǎn)介：這是我用Verilog HDL語言寫的浮點(diǎn)乘法器,用的是基4的booth算法,對(duì)于部分積使用了5-2壓縮和3-2壓縮,歡迎大家指點(diǎn),也歡迎大家把它改成流水線以提高速度.
上傳時(shí)間： 2013-11-29
上傳用戶：jjj0202
資源簡(jiǎn)介：采用Verilog HDL語言編寫的曼徹斯特碼， 文件列表： help md.v md_tf.v me.v me_tf.v med.v
上傳時(shí)間： 2016-12-08
上傳用戶：yoleeson
資源簡(jiǎn)介：此模塊用于"PS/2接口的鼠標(biāo)或鍵盤"與"具有外部讀寫的8位并口單片機(jī)"雙向通信模塊. Verilog HDL語言編寫,在Quartus II 8.1 (32-Bit)軟件中編譯,并下載至EPM7128SLC84-10芯片中通過. 文件中有詳細(xì)的注解. 此模塊具有對(duì)于PS/2時(shí)鐘和數(shù)據(jù)線的濾波功能,這...
上傳時(shí)間： 2017-02-20
上傳用戶：集美慧
資源簡(jiǎn)介：用verilong HDL語言編寫的數(shù)據(jù)采樣程序，A/D采用的是TLC5260
上傳時(shí)間： 2017-06-28
上傳用戶：ouyangtongze
資源簡(jiǎn)介：本程序是在一位全加器的基礎(chǔ)上設(shè)計(jì)一個(gè)16位的加法器,用Verilog HDL語言描述.
上傳時(shí)間： 2013-12-03
上傳用戶：moerwang
資源簡(jiǎn)介：該項(xiàng)目在VGA顯示器上顯示8色豎彩條,使用的是Verilog HDL語言編寫，言簡(jiǎn)意賅，一目了然
上傳時(shí)間： 2017-09-09
上傳用戶：refent
資源簡(jiǎn)介：移位運(yùn)算器SHIFTER 使用Verilog HDL 語言編寫，其輸入輸出端分別與鍵盤/顯示器LED 連接。移位運(yùn)算器是時(shí)序電路，在J鐘信號(hào)到來時(shí)狀態(tài)產(chǎn)生變化， CLK 為其時(shí)鐘脈沖。由S0、S1 、M 控制移位運(yùn)算的功能狀態(tài)，具有數(shù)據(jù)裝入、數(shù)據(jù)保持、循環(huán)右移、帶進(jìn)位循環(huán)右移，...
上傳時(shí)間： 2014-01-16
上傳用戶：wys0120
