相 關(guān) 資 源

• 通過VERILOG HDL語(yǔ)言使用CPLD連接PS2鍵盤免費(fèi)下載

  資源簡(jiǎn)介：

  標(biāo)簽：

  上傳時(shí)間：

  上傳用戶：

• 通過VERILOG HDL語(yǔ)言使用CPLD連接PS2鍵盤.免費(fèi)下載

  資源簡(jiǎn)介：

  標(biāo)簽：

  上傳時(shí)間：

  上傳用戶：

• 易語(yǔ)言使用的模塊。鍵盤紀(jì)錄。上傳為了下載軟件。不知道可以不免費(fèi)下載

  資源簡(jiǎn)介：

  標(biāo)簽：

  上傳時(shí)間：

  上傳用戶：

• VERILOG HDL語(yǔ)言 常用乘法器設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：

  標(biāo)簽：

  上傳時(shí)間：

  上傳用戶：

• VERILOG HDL語(yǔ)言 常用加法器設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：

  標(biāo)簽：

  上傳時(shí)間：

  上傳用戶：

• 用VERILOG HDL語(yǔ)言編寫的交通燈程序免費(fèi)下載

  資源簡(jiǎn)介：

  標(biāo)簽：

  上傳時(shí)間：

  上傳用戶：

• 采用VERILOG HDL語(yǔ)言編寫的交通燈控制系統(tǒng)免費(fèi)下載

  資源簡(jiǎn)介：

  標(biāo)簽：

  上傳時(shí)間：

  上傳用戶：

• 精通VERILOG HDL語(yǔ)言編程源碼之1--常用加法器設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：

  標(biāo)簽：

  上傳時(shí)間：

  上傳用戶：

• 精通VERILOG HDL語(yǔ)言編程源碼之2--常用乘法器設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：

  標(biāo)簽：

  上傳時(shí)間：

  上傳用戶：

• 精通VERILOG HDL語(yǔ)言編程源碼之4--常用除法器設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：

  標(biāo)簽：

  上傳時(shí)間：

  上傳用戶：

• 精通VERILOG HDL語(yǔ)言編程源碼之7——偽隨機(jī)序列應(yīng)用設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：

  標(biāo)簽：

  上傳時(shí)間：

  上傳用戶：

• 本文介紹VERILOG HDL語(yǔ)言的發(fā)展歷史和它的主要能力。并對(duì)各種使用進(jìn)行詳細(xì)講解。免費(fèi)下載

  資源簡(jiǎn)介：

  標(biāo)簽：

  上傳時(shí)間：

  上傳用戶：

• VERILOG HDL語(yǔ)言實(shí)現(xiàn)CPLD-EPC240與電腦的串口通訊QUARTUS邏輯工程源碼免費(fèi)下載

  資源簡(jiǎn)介：

  標(biāo)簽：

  上傳時(shí)間：

  上傳用戶：

• 采用VERILOG HDL語(yǔ)言編寫的實(shí)用電梯控制器免費(fèi)下載

  資源簡(jiǎn)介：

  標(biāo)簽：

  上傳時(shí)間：

  上傳用戶：

• VERILOG HDL語(yǔ)言的常用除法器設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：

  標(biāo)簽：

  上傳時(shí)間：

  上傳用戶：

• VERILOG HDL語(yǔ)言設(shè)計(jì)的交通燈設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：

  標(biāo)簽：

  上傳時(shí)間：

  上傳用戶：

• keil c51語(yǔ)言使用技巧及實(shí)戰(zhàn)免費(fèi)下載

  資源簡(jiǎn)介：

  標(biāo)簽：

  上傳時(shí)間：

  上傳用戶：

• C/C++語(yǔ)言指針使用指南,超過80%的死機(jī)現(xiàn)象是由于指針操作不當(dāng)引起的。因而學(xué)會(huì)正確使用指針是C/C++語(yǔ)言使用者非常必要的一項(xiàng)小技能免費(fèi)下載

  資源簡(jiǎn)介：

  標(biāo)簽：

  上傳時(shí)間：

  上傳用戶：

• 用VERILOG HDL 語(yǔ)言編寫的播放梁祝的程序免費(fèi)下載

  資源簡(jiǎn)介：

  標(biāo)簽：

  上傳時(shí)間：

  上傳用戶：

• VERILOG HDL語(yǔ)言編寫的5分頻電路。采用兩路時(shí)鐘相邏輯作用產(chǎn)生。免費(fèi)下載

  資源簡(jiǎn)介：

  標(biāo)簽：

  上傳時(shí)間：

  上傳用戶：

• 采用VERILOG HDL語(yǔ)言編寫的數(shù)字頻率計(jì)免費(fèi)下載

  資源簡(jiǎn)介：

  標(biāo)簽：

  上傳時(shí)間：

  上傳用戶：

• 采用VERILOG HDL語(yǔ)言編寫的多功能數(shù)字鐘免費(fèi)下載

  資源簡(jiǎn)介：

  標(biāo)簽：

  上傳時(shí)間：

  上傳用戶：

• 采用VERILOG HDL語(yǔ)言編寫的步進(jìn)電機(jī)位置系統(tǒng)免費(fèi)下載

  資源簡(jiǎn)介：

  標(biāo)簽：

  上傳時(shí)間：

  上傳用戶：

• 采用VERILOG HDL語(yǔ)言編寫的直流電動(dòng)機(jī)控制系統(tǒng)免費(fèi)下載

  資源簡(jiǎn)介：

  標(biāo)簽：

  上傳時(shí)間：

  上傳用戶：

• 是幾個(gè)用VERILOG HDL語(yǔ)言編寫的源代碼（里面包括實(shí)現(xiàn)濾波器等）免費(fèi)下載

  資源簡(jiǎn)介：

  標(biāo)簽：

  上傳時(shí)間：

  上傳用戶：

• VERILOG HDL語(yǔ)言編寫的數(shù)字秒表免費(fèi)下載

  資源簡(jiǎn)介：

  標(biāo)簽：

  上傳時(shí)間：

  上傳用戶：

• 精通VERILOG HDL語(yǔ)言編程源碼之3--伽羅華域乘法器設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：

  標(biāo)簽：

  上傳時(shí)間：

  上傳用戶：

• 采用VERILOG HDL語(yǔ)言編寫的曼徹斯特碼免費(fèi)下載

  資源簡(jiǎn)介：

  標(biāo)簽：

  上傳時(shí)間：

  上傳用戶：

• VERILOG HDL語(yǔ)言 伽羅華域GF（q）乘法器設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：

  標(biāo)簽：

  上傳時(shí)間：

  上傳用戶：

• 這是一個(gè)VERILOG HDL 語(yǔ)言的例子免費(fèi)下載

  資源簡(jiǎn)介：

  標(biāo)簽：

  上傳時(shí)間：

  上傳用戶：