相 關(guān) 資 源

• Verilog HDL語(yǔ)言在FPGA實(shí)現(xiàn)中的存儲(chǔ)器的使用詳細(xì)說(shuō)明免費(fèi)下載

  資源簡(jiǎn)介：Verilog HDL語(yǔ)言在FPGA實(shí)現(xiàn)中的存儲(chǔ)器的使用詳細(xì)說(shuō)明

  標(biāo)簽： Verilog FPGA HDL 語(yǔ)言

  上傳時(shí)間： 2014-10-14

  上傳用戶：litianchu

• 大型設(shè)計(jì)中FPGA的多時(shí)鐘設(shè)計(jì)策略,很詳細(xì)的描述了在FPGA設(shè)計(jì)中時(shí)鐘設(shè)計(jì)的方法免費(fèi)下載

  資源簡(jiǎn)介：大型設(shè)計(jì)中FPGA的多時(shí)鐘設(shè)計(jì)策略,很詳細(xì)的描述了在FPGA設(shè)計(jì)中時(shí)鐘設(shè)計(jì)的方法

  標(biāo)簽： FPGA 大型 多時(shí)鐘 策略

  上傳時(shí)間： 2013-09-04

  上傳用戶：妄想演繹師

• 大型設(shè)計(jì)中FPGA的多時(shí)鐘設(shè)計(jì)策略,很詳細(xì)的描述了在FPGA設(shè)計(jì)中時(shí)鐘設(shè)計(jì)的方法免費(fèi)下載

  資源簡(jiǎn)介：大型設(shè)計(jì)中FPGA的多時(shí)鐘設(shè)計(jì)策略,很詳細(xì)的描述了在FPGA設(shè)計(jì)中時(shí)鐘設(shè)計(jì)的方法

  標(biāo)簽： FPGA 大型 多時(shí)鐘 策略

  上傳時(shí)間： 2015-04-14

  上傳用戶：wyc199288

• 文章主要介紹了基于TMS320VC5402的指紋識(shí)別系統(tǒng)的設(shè)計(jì),概括說(shuō)明了系統(tǒng)的硬 件和軟件設(shè)計(jì),重點(diǎn)闡述了指紋算法在DSP實(shí)現(xiàn)中所采用的優(yōu)化策略,旨在實(shí)現(xiàn)代碼的高效和運(yùn) 算速度的改善。免費(fèi)下載

  資源簡(jiǎn)介：文章主要介紹了基于TMS320VC5402的指紋識(shí)別系統(tǒng)的設(shè)計(jì),概括說(shuō)明了系統(tǒng)的硬 件和軟件設(shè)計(jì),重點(diǎn)闡述了指紋算法在DSP實(shí)現(xiàn)中所采用的優(yōu)化策略,旨在實(shí)現(xiàn)代碼的高效和運(yùn) 算速度的改善。

  標(biāo)簽： 5402 TMS 320 DSP

  上傳時(shí)間： 2014-01-03

  上傳用戶：skfreeman

• itu656視頻模擬源 可以在FPGA設(shè)計(jì)中驗(yàn)證你的系統(tǒng) 丟不丟數(shù)據(jù) zhichiyixia免費(fèi)下載

  資源簡(jiǎn)介：itu656視頻模擬源 可以在FPGA設(shè)計(jì)中驗(yàn)證你的系統(tǒng) 丟不丟數(shù)據(jù) zhichiyixia

  標(biāo)簽： zhichiyixia FPGA itu 656

  上傳時(shí)間： 2017-04-23

  上傳用戶：zq70996813

• 基于Verilog HDL語(yǔ)言的FPGA設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：采用 Verilog HDL 語(yǔ)言在Altera 公司的FPGA 芯片上實(shí)現(xiàn)了RISC_CPU 的關(guān)鍵部件狀態(tài)控制器的設(shè)計(jì),以及在與其它各種數(shù)字邏輯設(shè)計(jì)方法的比較下,顯示出使用Verilog

  標(biāo)簽： Verilog FPGA HDL 語(yǔ)言

  上傳時(shí)間： 2013-07-06

  上傳用戶：也一樣請(qǐng)求

• 有實(shí)驗(yàn)結(jié)果,用MOSIN6編寫(xiě)的,是Verilog HDL語(yǔ)言實(shí)現(xiàn)的. 練習(xí)三 利用條件語(yǔ)句實(shí)現(xiàn)計(jì)數(shù)分頻時(shí)序電路 實(shí)驗(yàn)?zāi)康模? 1. 掌握條件語(yǔ)句在簡(jiǎn)單時(shí)序模塊設(shè)計(jì)中的使用； 2. 學(xué)習(xí)在Ver免費(fèi)下載

  資源簡(jiǎn)介：有實(shí)驗(yàn)結(jié)果,用MOSIN6編寫(xiě)的,是Verilog HDL語(yǔ)言實(shí)現(xiàn)的. 練習(xí)三 利用條件語(yǔ)句實(shí)現(xiàn)計(jì)數(shù)分頻時(shí)序電路 實(shí)驗(yàn)?zāi)康模? 1. 掌握條件語(yǔ)句在簡(jiǎn)單時(shí)序模塊設(shè)計(jì)中的使用； 2. 學(xué)習(xí)在Verilog模塊中應(yīng)用計(jì)數(shù)器； 3. 學(xué)習(xí)測(cè)試模塊的編寫(xiě)、綜合和不同層次的仿真。 練習(xí)四 ...

  標(biāo)簽： Verilog MOSIN6 HDL Ver

  上傳時(shí)間： 2016-11-19

  上傳用戶：mhp0114

• Verilog HDL語(yǔ)言實(shí)現(xiàn)CPLD-EPC240與電腦的串口通訊QUARTUS邏輯工程源碼免費(fèi)下載

  資源簡(jiǎn)介：Verilog HDL語(yǔ)言實(shí)現(xiàn)CPLD-EPC240與電腦的串口通訊QUARTUS邏輯工程源碼?//本模塊的功能是驗(yàn)證實(shí)現(xiàn)和PC機(jī)進(jìn)行基本的串口通信的功能。需要在//PC機(jī)上安裝一個(gè)串口調(diào)試工具來(lái)驗(yàn)證程序的功能。//程序?qū)崿F(xiàn)了一個(gè)收發(fā)一幀10個(gè)bit（即無(wú)奇偶校驗(yàn)位）的串口控//制器，...

  標(biāo)簽： Verilog HDL cpld 串口通訊 quartus

  上傳時(shí)間： 2022-02-18

  上傳用戶：

• 用Verilog語(yǔ)言在FPGA中實(shí)現(xiàn)fifo功能！免費(fèi)下載

  資源簡(jiǎn)介：用Verilog語(yǔ)言在FPGA中實(shí)現(xiàn)fifo功能！

  標(biāo)簽： Verilog FPGA fifo 語(yǔ)言

  上傳時(shí)間： 2015-05-02

  上傳用戶：epson850

• actel A3P250 FPGA用Verilog HDL語(yǔ)言實(shí)現(xiàn)串口功能的源代碼免費(fèi)下載

  資源簡(jiǎn)介：actel A3P250 FPGA用Verilog HDL語(yǔ)言實(shí)現(xiàn)串口功能的源代碼

  標(biāo)簽： Verilog A3P250 actel FPGA

  上傳時(shí)間： 2013-12-23

  上傳用戶：aa17807091

• OFDM系統(tǒng)中FFT的Verilog HDL 語(yǔ)言實(shí)現(xiàn)。免費(fèi)下載

  資源簡(jiǎn)介：OFDM系統(tǒng)中FFT的Verilog HDL 語(yǔ)言實(shí)現(xiàn)。

  標(biāo)簽： Verilog OFDM FFT HDL

  上傳時(shí)間： 2017-01-18

  上傳用戶：wcl168881111111

• 此模塊用于"PS/2接口的鼠標(biāo)或鍵盤(pán)"與"具有外部讀寫(xiě)的8位并口單片機(jī)"雙向通信模塊. Verilog HDL語(yǔ)言編寫(xiě),在Quartus II 8.1 (32-Bit)軟件中編譯,并下載至EPM7免費(fèi)下載

  資源簡(jiǎn)介：此模塊用于"PS/2接口的鼠標(biāo)或鍵盤(pán)"與"具有外部讀寫(xiě)的8位并口單片機(jī)"雙向通信模塊. Verilog HDL語(yǔ)言編寫(xiě),在Quartus II 8.1 (32-Bit)軟件中編譯,并下載至EPM7128SLC84-10芯片中通過(guò). 文件中有詳細(xì)的注解. 此模塊具有對(duì)于PS/2時(shí)鐘和數(shù)據(jù)線的濾波功能,這...

  標(biāo)簽： Verilog Quartus EPM7 8.1

  上傳時(shí)間： 2017-02-20

  上傳用戶：集美慧

• 用Verilog語(yǔ)言在FPGA內(nèi)實(shí)現(xiàn)一256個(gè)采樣點(diǎn)的正弦波免費(fèi)下載

  資源簡(jiǎn)介：用Verilog語(yǔ)言在FPGA內(nèi)實(shí)現(xiàn)一256個(gè)采樣點(diǎn)的正弦波，已嘗試，挺好用的~~~

  標(biāo)簽： Verilog FPGA 256 語(yǔ)言

  上傳時(shí)間： 2017-03-18

  上傳用戶：685

• 基于Verilog HDL語(yǔ)言的FPGA源程序免費(fèi)下載

  資源簡(jiǎn)介：本原碼是基于Verilog HDL語(yǔ)言的FPGA原程序，主要用于測(cè)頻率，特點(diǎn)主要是可以更快地測(cè)頻。實(shí)時(shí)性更高。

  標(biāo)簽： Verilog FPGA HDL 語(yǔ)言

  上傳時(shí)間： 2013-09-01

  上傳用戶：1417818867

• 本原碼是基于Verilog HDL語(yǔ)言編寫(xiě)的免費(fèi)下載

  資源簡(jiǎn)介：本原碼是基于Verilog HDL語(yǔ)言編寫(xiě)的，實(shí)現(xiàn)了SPI接口設(shè)計(jì)，可以應(yīng)用于FPGA,實(shí)現(xiàn)SPI協(xié)議的接口設(shè)計(jì).在MAXII編譯成功,用Modelsim SE 6仿真成功.

  標(biāo)簽： Verilog HDL 語(yǔ)言 編寫(xiě)

  上傳時(shí)間： 2015-08-04

  上傳用戶：mikesering

• 分析了MATLAB/Simulink 中DSP Builder 模塊庫(kù)在FPGA 設(shè)計(jì)中優(yōu)點(diǎn)免費(fèi)下載

  資源簡(jiǎn)介：分析了MATLAB/Simulink 中DSP Builder 模塊庫(kù)在FPGA 設(shè)計(jì)中優(yōu)點(diǎn)，\\r\\n然后結(jié)合FSK 信號(hào)的產(chǎn)生原理，給出了如何利用DSP Builder 模塊庫(kù)建立FSK 信號(hào)發(fā)生器模\\r\\n型，以及對(duì)FSK 信號(hào)發(fā)生器模型進(jìn)行算法級(jí)仿真和生成VHDL 語(yǔ)言的方法，并在modelsim\\r\\n中對(duì)...

  標(biāo)簽： Simulink Builder MATLAB FPGA

  上傳時(shí)間： 2013-08-20

  上傳用戶：herog3

• 采用Verilog HDL設(shè)計(jì),在掌宇智能開(kāi)發(fā)板上得到實(shí)現(xiàn) 根據(jù)搶答器的原理免費(fèi)下載

  資源簡(jiǎn)介：采用Verilog HDL設(shè)計(jì),在掌宇智能開(kāi)發(fā)板上得到實(shí)現(xiàn) 根據(jù)搶答器的原理，整個(gè)電路可劃分為三部分：采樣電路、門(mén)控電路和譯碼電路

  標(biāo)簽： Verilog HDL 開(kāi)發(fā)板 搶答器

  上傳時(shí)間： 2013-12-21

  上傳用戶：zgu489

• 用Verilog HDL 語(yǔ)言寫(xiě)的在LCD液晶上顯示文字的源程序免費(fèi)下載

  資源簡(jiǎn)介：用Verilog HDL 語(yǔ)言寫(xiě)的在LCD液晶上顯示文字的源程序

  標(biāo)簽： Verilog HDL LCD 語(yǔ)言

  上傳時(shí)間： 2014-01-26

  上傳用戶：a3318966

• 本原碼是基于Verilog HDL語(yǔ)言的FPGA原程序免費(fèi)下載

  資源簡(jiǎn)介：本原碼是基于Verilog HDL語(yǔ)言的FPGA原程序，主要用于測(cè)頻率，特點(diǎn)主要是可以更快地測(cè)頻。實(shí)時(shí)性更高。

  標(biāo)簽： Verilog FPGA HDL 語(yǔ)言

  上傳時(shí)間： 2015-08-04

  上傳用戶：15071087253

• 本文件提供了用Verilog HDL語(yǔ)言實(shí)現(xiàn)的8位超前進(jìn)位加法器,充分說(shuō)明了超前進(jìn)位加法器和普通加法器之間的區(qū)別.免費(fèi)下載

  資源簡(jiǎn)介：本文件提供了用Verilog HDL語(yǔ)言實(shí)現(xiàn)的8位超前進(jìn)位加法器,充分說(shuō)明了超前進(jìn)位加法器和普通加法器之間的區(qū)別.

  標(biāo)簽： Verilog 加法器 HDL 進(jìn)位

  上傳時(shí)間： 2013-12-17

  上傳用戶：ynwbosss

• 用VHDL語(yǔ)言在FPGA或者CPLD上實(shí)現(xiàn)任意波形的產(chǎn)生免費(fèi)下載

  資源簡(jiǎn)介：用VHDL語(yǔ)言在FPGA或者CPLD上實(shí)現(xiàn)任意波形的產(chǎn)生

  標(biāo)簽： VHDL FPGA CPLD 語(yǔ)言

  上傳時(shí)間： 2013-12-18

  上傳用戶：playboys0

• 采用Verilog HDL語(yǔ)言編寫(xiě)的實(shí)用電梯控制器免費(fèi)下載

  資源簡(jiǎn)介：采用Verilog HDL語(yǔ)言編寫(xiě)的實(shí)用電梯控制器，這是一個(gè)在實(shí)驗(yàn)室里模擬的項(xiàng)目，分為主控制器與分控制器，主控制器完成運(yùn)行方向、顯示樓層、關(guān)開(kāi)電梯門(mén)、與分控制器通訊等功能；分控制器是在每一層的設(shè)備，實(shí)現(xiàn)顯示電梯當(dāng)前所在樓層、接收乘客上升下降要求等功能...

  標(biāo)簽： Verilog HDL 語(yǔ)言 編寫(xiě)

  上傳時(shí)間： 2014-01-23

  上傳用戶：日光微瀾

• 是幾個(gè)用Verilog HDL語(yǔ)言編寫(xiě)的源代碼（里面包括實(shí)現(xiàn)濾波器等）免費(fèi)下載

  資源簡(jiǎn)介：是幾個(gè)用Verilog HDL語(yǔ)言編寫(xiě)的源代碼（里面包括實(shí)現(xiàn)濾波器等），對(duì)想學(xué)習(xí)這個(gè)語(yǔ)言的朋友很有幫助！

  標(biāo)簽： Verilog HDL 語(yǔ)言 編寫(xiě)

  上傳時(shí)間： 2016-05-22

  上傳用戶：ouyangtongze

• 本程序是在傳輸流傳輸過(guò)程中對(duì)節(jié)目時(shí)鐘字段進(jìn)行檢測(cè)與修改,采用Verilog HDL 語(yǔ)言進(jìn)行編程。免費(fèi)下載

  資源簡(jiǎn)介：本程序是在傳輸流傳輸過(guò)程中對(duì)節(jié)目時(shí)鐘字段進(jìn)行檢測(cè)與修改,采用Verilog HDL 語(yǔ)言進(jìn)行編程。

  標(biāo)簽： Verilog HDL 程序 傳輸流

  上傳時(shí)間： 2013-12-27

  上傳用戶：s363994250

• 這是一個(gè)Verilog HDL 語(yǔ)言的例子免費(fèi)下載

  資源簡(jiǎn)介：這是一個(gè)Verilog HDL 語(yǔ)言的例子，在CPLD器件EPM240上實(shí)現(xiàn)了 RS232協(xié)議、按鍵處理、LED數(shù)碼管顯示和每秒加1數(shù)碼顯示。使用quartus ii 7.0 以上打開(kāi).

  標(biāo)簽： Verilog HDL 語(yǔ)言

  上傳時(shí)間： 2017-03-06

  上傳用戶：lizhen9880

• 本程序是在一位全加器的基礎(chǔ)上設(shè)計(jì)一個(gè)16位的加法器,用Verilog HDL語(yǔ)言描述.免費(fèi)下載

  資源簡(jiǎn)介：本程序是在一位全加器的基礎(chǔ)上設(shè)計(jì)一個(gè)16位的加法器,用Verilog HDL語(yǔ)言描述.

  標(biāo)簽： Verilog HDL 程序 全加器

  上傳時(shí)間： 2013-12-03

  上傳用戶：moerwang

• 該項(xiàng)目在VGA顯示器上顯示8色豎彩條,使用的是Verilog HDL語(yǔ)言編寫(xiě)免費(fèi)下載

  資源簡(jiǎn)介：該項(xiàng)目在VGA顯示器上顯示8色豎彩條,使用的是Verilog HDL語(yǔ)言編寫(xiě)，言簡(jiǎn)意賅，一目了然

  標(biāo)簽： Verilog VGA HDL 項(xiàng)目

  上傳時(shí)間： 2017-09-09

  上傳用戶：refent

• 是數(shù)字信號(hào)處理的FPGA實(shí)現(xiàn)中所有程序（書(shū)中為VHDL)的Verilog代碼免費(fèi)下載

  資源簡(jiǎn)介：是數(shù)字信號(hào)處理的FPGA實(shí)現(xiàn)中所有程序（書(shū)中為VHDL)的Verilog代碼，很好，很有用

  標(biāo)簽： Verilog FPGA VHDL 數(shù)字信號(hào)處理

  上傳時(shí)間： 2014-08-17

  上傳用戶：lacsx

• FIR數(shù)字濾波器的FPGA實(shí)現(xiàn)研究免費(fèi)下載

  資源簡(jiǎn)介：采用Verilog HDL語(yǔ)言分剮實(shí)現(xiàn)了FIR數(shù)字濾波器的改進(jìn)的串行結(jié)構(gòu)、 并行結(jié)構(gòu)以及DA結(jié)構(gòu)，并在ModelSim仿真驗(yàn)證平臺(tái)中仿真了實(shí)現(xiàn)設(shè)計(jì)。

  標(biāo)簽： FIR數(shù)字濾波器 FPGA

  上傳時(shí)間： 2015-12-22

  上傳用戶：shikg1245

• FPGA設(shè)計(jì)中DAC控制的Verilog實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：該文檔為FPGA設(shè)計(jì)中DAC控制的Verilog實(shí)現(xiàn)資料，講解的還不錯(cuò)，感興趣的可以下載看看…………………………

  標(biāo)簽： FPGA dac Verilog

  上傳時(shí)間： 2021-11-07

  上傳用戶：