除法器實(shí)驗 verilog CPLD EPM1270 源代碼
資源簡介:除法器實(shí)驗 verilog CPLD EPM1270 源代碼
上傳時間: 2016-11-24
上傳用戶:離殤
資源簡介:乘法器 verilog CPLD EPM1270 源代碼
上傳時間: 2016-11-24
上傳用戶:牛布牛
資源簡介:8位優(yōu)先編碼器 verilog CPLD EPM1270 源代碼
上傳時間: 2013-12-18
上傳用戶:gtf1207
資源簡介:多路選擇器 verilog CPLD EPM1270 源代碼
上傳時間: 2016-11-24
上傳用戶:xcy122677
資源簡介:模擬交通燈 verilog CPLD EPM1270 源代碼
上傳時間: 2016-11-24
上傳用戶:ljmwh2000
資源簡介:串口通訊 verilog CPLD EPM1270 源代碼
上傳時間: 2016-11-24
上傳用戶:thuyenvinh
資源簡介:11,13,16位超前進(jìn)位加法器的verilog HDL源代碼。
上傳時間: 2013-12-28
上傳用戶:ouyangtongze
資源簡介:這是一個用verilog實(shí)現(xiàn)的除法器代碼。
上傳時間: 2013-12-28
上傳用戶:wmwai1314
資源簡介:用verilog HDL代碼編寫的快速除法器,比較有用
上傳時間: 2013-12-21
上傳用戶:xfbs821
資源簡介:精通verilog HDL語言編程源碼之4--常用除法器設(shè)計
上傳時間: 2013-12-24
上傳用戶:hanli8870
資源簡介:串口實(shí)驗,很好用,我還有verilog HDL VHDL CPLD EPM1270 源代碼
上傳時間: 2013-12-24
上傳用戶:thinode
資源簡介:verilog hdl語言的常用除法器設(shè)計,可使用modelsim進(jìn)行仿真
上傳時間: 2013-12-17
上傳用戶:Zxcvbnm
資源簡介:基于verilog的除法器設(shè)計,可以直接在Q2里面運(yùn)行哦~
上傳時間: 2014-12-01
上傳用戶:dancnc
資源簡介:verilog格式的除法器,試過了,很好用,再也不要為觸發(fā)器發(fā)愁了
上傳時間: 2017-04-12
上傳用戶:Divine
資源簡介:32位除法器 被除數(shù)和除數(shù)均為16位整數(shù),16位小數(shù) 商為32位整數(shù),16位小數(shù) 余數(shù)為16位整數(shù),16位小數(shù) verilog HDL 代碼
上傳時間: 2014-02-19
上傳用戶:稀世之寶039
資源簡介:此代碼用于實(shí)現(xiàn)基2的SRT除法器設(shè)計,可以實(shí)現(xiàn)400MHz以上的32位定點(diǎn)無符號數(shù)除法器(除數(shù)、被除數(shù)和余數(shù)均由16位整數(shù)和16位小數(shù)組成,商由32位整數(shù)和16位小數(shù)構(gòu)成,包括源代碼和測試文件,可以直接仿真。
上傳時間: 2013-12-10
上傳用戶:playboys0
資源簡介:十六位的除法器,采用verilog hdl
上傳時間: 2013-11-27
上傳用戶:kr770906
資源簡介:基于FPGA單精度浮點(diǎn)除法器的實(shí)現(xiàn),有一些源代碼,僅供參考。
上傳時間: 2017-09-12
上傳用戶:希醬大魔王
資源簡介:Altera的FPGA,設(shè)計的硬件除法器
上傳時間: 2013-08-09
上傳用戶:壞天使kk
資源簡介:用vhdl實(shí)現(xiàn)的除法器
上傳時間: 2013-08-28
上傳用戶:wd450412225
資源簡介:JTAG CPLD實(shí)現(xiàn)源代碼,比用簡單并口調(diào)試器快5倍以上。\r\n以前總覺得簡單的并口jtag板速度太慢,特別是調(diào)試bootloader的時候,簡直難以忍受。最近沒什么事情,于是補(bǔ)習(xí)了幾天vhdl,用CPLD實(shí)現(xiàn)了一個快速的jtag轉(zhuǎn)換板。CPLD用EPM7128stc100-15,晶振20兆,tck...
上傳時間: 2013-09-04
上傳用戶:LANCE
資源簡介:單片機(jī)通信實(shí)驗程序(詳細(xì)源代碼)
上傳時間: 2013-12-10
上傳用戶:450976175
資源簡介:Java程序設(shè)計實(shí)驗與實(shí)訓(xùn)源代碼
上傳時間: 2014-06-27
上傳用戶:D&L37
資源簡介:四位除法器的VHDL源程序
上傳時間: 2015-03-02
上傳用戶:yuanyuan123
資源簡介:通過用硬件描述語言(VHDL)描述除法器,并進(jìn)行模擬驗證,加深對二進(jìn)制數(shù)運(yùn)算方法的理解。 設(shè)計平臺:MaxPlusII 壓縮文件內(nèi)有詳細(xì)設(shè)計報告
上傳時間: 2015-04-08
上傳用戶:13160677563
資源簡介:這個是用vhdl語言編寫的除法器,僅僅供大家參考.
上傳時間: 2013-12-15
上傳用戶:金宜
資源簡介:JTAG CPLD實(shí)現(xiàn)源代碼,比用簡單并口調(diào)試器快5倍以上。 以前總覺得簡單的并口jtag板速度太慢,特別是調(diào)試bootloader的時候,簡直難以忍受。最近沒什么事情,于是補(bǔ)習(xí)了幾天vhdl,用CPLD實(shí)現(xiàn)了一個快速的jtag轉(zhuǎn)換板。CPLD用EPM7128stc100-15,晶振20兆,tck頻...
上傳時間: 2015-05-16
上傳用戶:xsnjzljj
資源簡介:加法器 乘法器電路 除法器電路設(shè)計 鍵盤掃描電路設(shè)計 顯示電路
上傳時間: 2015-05-29
上傳用戶:671145514
資源簡介:本人編寫的定點(diǎn)除法器,開發(fā)軟件為XILINX的ISE6.2,通過PAR仿真.
上傳時間: 2014-01-17
上傳用戶:www240697738
資源簡介:TI dsp,CCS3.1,自己編寫的,初學(xué)的時候編寫的實(shí)驗程序,圖像處理源代碼,9個
上傳時間: 2013-12-26
上傳用戶:xhz1993