加法器 乘法器電路 除法器電路設(shè)計(jì) 鍵盤掃描電路設(shè)計(jì) 顯示電路
資源簡(jiǎn)介：加法器 乘法器電路 除法器電路設(shè)計(jì) 鍵盤掃描電路設(shè)計(jì) 顯示電路
上傳時(shí)間： 2015-05-29
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資源簡(jiǎn)介：采用單片機(jī)與EPLD設(shè)計(jì)數(shù)字圖象實(shí)時(shí)顯示電路,對(duì)于單片機(jī)的學(xué)習(xí)有很有參考價(jià)值．
上傳時(shí)間： 2014-03-01
上傳用戶：stewart·
資源簡(jiǎn)介：DEMO2 數(shù)碼管掃描顯示電路/DEMO4 計(jì)數(shù)時(shí)鐘 DEMO5 鍵盤掃描設(shè)計(jì)/DEMO6 波形發(fā)生器/DEMO7 用DAC實(shí)現(xiàn)電壓信號(hào)檢測(cè)/DEMO8 ADC電壓測(cè)量/DEMO9 液晶驅(qū)動(dòng)電路設(shè)計(jì)
上傳時(shí)間： 2017-05-20
上傳用戶：lanhuaying
資源簡(jiǎn)介：做多位的加減乘，使用偉福，LED 鍵盤，MCS51
上傳時(shí)間： 2016-04-30
上傳用戶：rocketrevenge
資源簡(jiǎn)介：介紹了一種基于PIC 單片機(jī)的螺旋空壓機(jī)控制器。控制器以PIC 單片機(jī)為核心，利用其自身集成的A/D 轉(zhuǎn)換模塊，結(jié)合外圍的信號(hào)采集放大電路，繼電器控制電路，鍵盤掃描和液晶顯示電路，供電電路來完成。軟件上介紹了信息模塊的協(xié)調(diào)工作。實(shí)驗(yàn)證明，該控制器具有穩(wěn)...
上傳時(shí)間： 2013-11-16
上傳用戶：lhc9102
資源簡(jiǎn)介：由寄存器,全加器,移位寄存器,計(jì)數(shù)器,觸發(fā)器和門電路構(gòu)成補(bǔ)碼一位除法器,將開關(guān)設(shè)定的補(bǔ)碼形式出現(xiàn)的除數(shù),被除數(shù)存入相應(yīng)寄存器中.能用單脈沖按步演示運(yùn)算全過程.
上傳時(shí)間： 2013-12-24
上傳用戶：bjgaofei
資源簡(jiǎn)介：RS(204,188)譯碼器的設(shè)計(jì) 異步FIFO設(shè)計(jì) 偽隨即序列應(yīng)用設(shè)計(jì) CORDIC數(shù)字計(jì)算機(jī)的設(shè)計(jì) CIC的設(shè)計(jì) 除法器的設(shè)計(jì) 加羅華域的乘法器設(shè)計(jì)
上傳時(shí)間： 2017-01-24
上傳用戶：縹緲
資源簡(jiǎn)介：4位乘法器,4位除法器 8位數(shù)據(jù)鎖存器,8位相等比較器,帶同步復(fù)位的狀態(tài) 機(jī),元件例化與層次設(shè)計(jì),最高優(yōu)先級(jí)編碼器
上傳時(shí)間： 2014-12-07
上傳用戶：pompey
資源簡(jiǎn)介：蔣小龍的關(guān)于FPGA算法教程.經(jīng)典! (其中包含加法器,乘法器極其算術(shù)邏輯部件設(shè)計(jì))
上傳時(shí)間： 2015-11-23
上傳用戶：asdfasdfd
資源簡(jiǎn)介：里面是一個(gè)FIR濾波器的設(shè)計(jì)報(bào)告 里面有具體的 代碼 等等 加法器 乘法器 見發(fā)起 等等 承平
上傳時(shí)間： 2014-01-10
上傳用戶：iswlkje
資源簡(jiǎn)介：Altera的FPGA，設(shè)計(jì)的硬件除法器
上傳時(shí)間： 2013-08-09
上傳用戶：壞天使kk
資源簡(jiǎn)介：用vhdl實(shí)現(xiàn)的除法器
上傳時(shí)間： 2013-08-28
上傳用戶：wd450412225
資源簡(jiǎn)介：四位除法器的VHDL源程序
上傳時(shí)間： 2015-03-02
上傳用戶：yuanyuan123
資源簡(jiǎn)介：通過用硬件描述語言（VHDL）描述除法器，并進(jìn)行模擬驗(yàn)證，加深對(duì)二進(jìn)制數(shù)運(yùn)算方法的理解。 設(shè)計(jì)平臺(tái)：MaxPlusII 壓縮文件內(nèi)有詳細(xì)設(shè)計(jì)報(bào)告
上傳時(shí)間： 2015-04-08
上傳用戶：13160677563
資源簡(jiǎn)介：這個(gè)是用vhdl語言編寫的除法器,僅僅供大家參考.
上傳時(shí)間： 2013-12-15
上傳用戶：金宜
資源簡(jiǎn)介：本人編寫的定點(diǎn)除法器,開發(fā)軟件為XILINX的ISE6.2,通過PAR仿真.
上傳時(shí)間： 2014-01-17
上傳用戶：www240697738
資源簡(jiǎn)介：FPGA 除法器程序
上傳時(shí)間： 2015-09-06
上傳用戶：zwei41
資源簡(jiǎn)介：MAXPLUS2 自己編寫的VHDL 4位除法器
上傳時(shí)間： 2015-10-23
上傳用戶：努力努力再努力
資源簡(jiǎn)介：這是一個(gè)用verilog實(shí)現(xiàn)的除法器代碼。
上傳時(shí)間： 2013-12-28
上傳用戶：wmwai1314
資源簡(jiǎn)介：用VHDL實(shí)現(xiàn)的除法器,非常好使,仿真通過了
上傳時(shí)間： 2015-11-29
上傳用戶：aeiouetla
資源簡(jiǎn)介：一個(gè)用VHDL語言編寫的除法器程序，對(duì)從事硬件開發(fā)的同志有幫助的。
上傳時(shí)間： 2015-12-09
上傳用戶：gmh1314
資源簡(jiǎn)介：用vhdl實(shí)現(xiàn)的除法器
上傳時(shí)間： 2016-01-03
上傳用戶：yyq123456789
資源簡(jiǎn)介：介紹了除法器的設(shè)計(jì)，采用verilogHDL語言，利用modelsim仿真驗(yàn)證，壓縮包中包含了流程圖
上傳時(shí)間： 2016-02-04
上傳用戶：chenlong
資源簡(jiǎn)介：32位除法器 被除數(shù)和除數(shù)均為16位整數(shù)，16位小數(shù) 商為32位整數(shù)，16位小數(shù) 余數(shù)為16位整數(shù)，16位小數(shù) Verilog HDL 代碼
上傳時(shí)間： 2014-02-19
上傳用戶：稀世之寶039
資源簡(jiǎn)介：32位除法器的測(cè)試程序， 由隨機(jī)向量產(chǎn)生函數(shù)產(chǎn)生一組隨機(jī)數(shù) 來驗(yàn)證計(jì)算書否正確
上傳時(shí)間： 2013-12-12
上傳用戶：youmo81
資源簡(jiǎn)介：無符號(hào)類型的除法器,有VHDL語言描述了無符號(hào)的除法器,包括測(cè)試文件
上傳時(shí)間： 2016-04-11
上傳用戶：qq1604324866
資源簡(jiǎn)介：此代碼用于實(shí)現(xiàn)基2的SRT除法器設(shè)計(jì)，可以實(shí)現(xiàn)400MHz以上的32位定點(diǎn)無符號(hào)數(shù)除法器（除數(shù)、被除數(shù)和余數(shù)均由16位整數(shù)和16位小數(shù)組成，商由32位整數(shù)和16位小數(shù)構(gòu)成,包括源代碼和測(cè)試文件，可以直接仿真。
上傳時(shí)間： 2013-12-10
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資源簡(jiǎn)介：經(jīng)過精心設(shè)計(jì)的除法器的代碼，并在FPGA硬件平臺(tái)實(shí)現(xiàn)和驗(yàn)證過的
上傳時(shí)間： 2014-11-24
上傳用戶：sk5201314
資源簡(jiǎn)介：除法器的設(shè)計(jì)本文所采用的除法原理是：對(duì)于八位無符號(hào)被除數(shù)A，先對(duì)A轉(zhuǎn)換成高八位是0低八位是A的數(shù)C，在時(shí)鐘脈沖的每個(gè)上升沿C 向左移動(dòng)一位，最后一位補(bǔ)零，同時(shí)判斷C的高八位是否大于除數(shù)B，如是則C的高八位減去B，同時(shí)進(jìn)行移位操作，將C的第二位置1。否則...
上傳時(shí)間： 2014-11-23
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資源簡(jiǎn)介：定點(diǎn)除法器程序，分為被除數(shù)大于除數(shù)和除數(shù)大于被除數(shù)兩種情況
上傳時(shí)間： 2016-06-09
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