8位優(yōu)先編碼器 verilog CPLD EPM1270 源代碼
資源簡(jiǎn)介：8位優(yōu)先編碼器 verilog CPLD EPM1270 源代碼
上傳時(shí)間： 2013-12-18
上傳用戶：gtf1207
資源簡(jiǎn)介：這是我最近買的一套CPLD開發(fā)板VHDL源程序并附上開發(fā)板的原理圖,希望對(duì)你是一個(gè)很好的幫助!其中內(nèi)容為:8位優(yōu)先編碼器,乘法器,多路選擇器,二進(jìn)制轉(zhuǎn)BCD碼,加法器,減法器,簡(jiǎn)單狀態(tài)機(jī),四位比較器,7段數(shù)碼管,i2c總線,lcd液晶顯示,撥碼開關(guān),串口,蜂鳴器,矩陣鍵盤,跑...
上傳時(shí)間： 2015-07-23
上傳用戶：李夢(mèng)晗
資源簡(jiǎn)介：用verlog語言編的一些基礎(chǔ)實(shí)驗(yàn),適合于FPGA/CPLD的初學(xué)者。內(nèi)容包括8位優(yōu)先編碼器，乘法器，除法器，多路選擇器，二進(jìn)制轉(zhuǎn)BCD碼，加法器，減法器等等。
上傳時(shí)間： 2013-12-29
上傳用戶：siguazgb
資源簡(jiǎn)介：成都理工大學(xué)基于MAXPLUS II 的設(shè)計(jì)過程報(bào)告內(nèi)涵有源程序及設(shè)計(jì)過程中的調(diào)試：在文本編輯窗口中輸入二進(jìn)制8位優(yōu)先編碼器的程序； 3設(shè)計(jì)驅(qū)動(dòng)顯示程序如下： 5采用原理圖方式設(shè)計(jì)如下： 6引角分配圖如下： 7仿真結(jié)果如下：
上傳時(shí)間： 2014-12-02
上傳用戶：zhuoying119
資源簡(jiǎn)介：軟件的使用程序并附上開發(fā)板的原理圖,希望對(duì)你是一個(gè)很好的幫助!其中內(nèi)容為:8位優(yōu)先編碼器,乘法器,多路選擇器,二進(jìn)制轉(zhuǎn)BCD碼,加法器,減法器,簡(jiǎn)單狀態(tài)機(jī),
上傳時(shí)間： 2014-01-05
上傳用戶：xzt
資源簡(jiǎn)介：多路選擇器 verilog CPLD EPM1270 源代碼
上傳時(shí)間： 2016-11-24
上傳用戶：xcy122677
資源簡(jiǎn)介：乘法器 verilog CPLD EPM1270 源代碼
上傳時(shí)間： 2016-11-24
上傳用戶：牛布牛
資源簡(jiǎn)介：除法器實(shí)驗(yàn) verilog CPLD EPM1270 源代碼
上傳時(shí)間： 2016-11-24
上傳用戶：離殤
資源簡(jiǎn)介：模擬交通燈 verilog CPLD EPM1270 源代碼
上傳時(shí)間： 2016-11-24
上傳用戶：ljmwh2000
資源簡(jiǎn)介：串口通訊 verilog CPLD EPM1270 源代碼
上傳時(shí)間： 2016-11-24
上傳用戶：thuyenvinh
資源簡(jiǎn)介：最高優(yōu)先級(jí)編碼器 8位相等比較器 三人表決器（三種不同的描述方式） 加法器描述 8位總線收發(fā)器：74245 （注2） 地址譯碼（for m68008） 多路選擇器（使用select語句） LED七段譯碼 多路選擇器（使用if－else語句） 雙2－4譯碼器：74139 多路選擇器...
上傳時(shí)間： 2015-04-11
上傳用戶：tianyi223
資源簡(jiǎn)介：4位乘法器,4位除法器 8位數(shù)據(jù)鎖存器,8位相等比較器,帶同步復(fù)位的狀態(tài) 機(jī),元件例化與層次設(shè)計(jì),最高優(yōu)先級(jí)編碼器
上傳時(shí)間： 2014-12-07
上傳用戶：pompey
資源簡(jiǎn)介：最高優(yōu)先級(jí)編碼器 8位相等比較器 三人表決器（三種不同的描述方式） 加法器描述
上傳時(shí)間： 2014-01-23
上傳用戶：xymbian
資源簡(jiǎn)介：這是一個(gè)verilog源碼的優(yōu)先編碼器，可以通過led顯示結(jié)果。
上傳時(shí)間： 2016-10-28
上傳用戶：wsf950131
資源簡(jiǎn)介：采用VHDL語言編寫8線-3線優(yōu)先編碼器，在MAX+plus軟件下實(shí)現(xiàn)。
上傳時(shí)間： 2017-01-11
上傳用戶：yan2267246
資源簡(jiǎn)介：里面有四個(gè)vhdl源程序 分別為狀態(tài)機(jī) 三位表決器 和交通燈 優(yōu)先編碼器
上傳時(shí)間： 2013-12-21
上傳用戶：SimonQQ
資源簡(jiǎn)介：朋友，我是Jawen.看到先前上載的一套CPLD開發(fā)板的VHDL源碼挺受歡迎的，現(xiàn)在就將她的verilog源碼也一并貢獻(xiàn)給大家：8位優(yōu)先編碼器,乘法器,多路選擇器,二進(jìn)制轉(zhuǎn)BCD碼,加法器,減法器,簡(jiǎn)單狀態(tài)機(jī),四位比較器,7段數(shù)碼管,i2c總線,lcd液晶顯示,撥碼開關(guān),串口,蜂鳴器,...
上傳時(shí)間： 2014-01-23
上傳用戶：wys0120
資源簡(jiǎn)介：2級(jí)流水線實(shí)現(xiàn)的8位全加器的VHDL代碼，適用于altera系列的FPGA/CPLD
上傳時(shí)間： 2014-06-15
上傳用戶：zhanditian
資源簡(jiǎn)介：一些接口電路的verilog設(shè)計(jì)，主要包括IIC、PS2、矩陣鍵盤、RS232、還有一些基礎(chǔ)試驗(yàn)的源代碼如：除法器、多路選擇器、加法器、減法器、8位優(yōu)先編碼器等。
上傳時(shí)間： 2013-12-21
上傳用戶：a3318966
資源簡(jiǎn)介：JPEG2000分?jǐn)?shù)位平面編碼器的fpga電路實(shí)現(xiàn)
上傳時(shí)間： 2013-09-03
上傳用戶：牛布牛
資源簡(jiǎn)介：8位大小比較器的VHDL源代碼，Magnitude Comparator VHDL description of a 4-bit magnitude comparator with expansion inputs
上傳時(shí)間： 2015-04-15
上傳用戶：guanliya
資源簡(jiǎn)介：用VHDL編寫的8位全加器,數(shù)字分頻器等程序
上傳時(shí)間： 2013-12-16
上傳用戶：ztj182002
資源簡(jiǎn)介：8位相等比較器，比較8位數(shù)是否相等 -- 8-bit Identity Comparator -- uses 1993 std VHDL -- download from www.pld.com.cn & www.fpga.com.cn
上傳時(shí)間： 2015-07-02
上傳用戶：colinal
資源簡(jiǎn)介：JPEG2000分?jǐn)?shù)位平面編碼器的fpga電路實(shí)現(xiàn)
上傳時(shí)間： 2013-12-24
上傳用戶：冇尾飛鉈
資源簡(jiǎn)介：基于CPLD的hdb3編碼器 基于CPLD的hdb3編碼器
上傳時(shí)間： 2015-10-27
上傳用戶：BOBOniu
資源簡(jiǎn)介：設(shè)計(jì)一個(gè)字節(jié)（8 位）比較器。 要求：比較兩個(gè)字節(jié)的大小，如a[7:0]大于 b[7:0]輸出高電平,否則輸出低電平,改寫測(cè)試 模型,使其能進(jìn)行比較全面的測(cè)試 。
上傳時(shí)間： 2015-11-07
上傳用戶：manking0408
資源簡(jiǎn)介：TLC5620是TI公司的8位DA轉(zhuǎn)換器，經(jīng)驗(yàn)證，該程序是正確的。
上傳時(shí)間： 2014-01-27
上傳用戶：zhuoying119
資源簡(jiǎn)介：設(shè)計(jì)題目：8位數(shù)字搶答器的設(shè)計(jì)設(shè)計(jì)題目：8位數(shù)字搶答器的設(shè)計(jì)
上傳時(shí)間： 2016-01-30
上傳用戶：asdkin
資源簡(jiǎn)介：循環(huán)碼編碼器verilog實(shí)現(xiàn)，里面包含有源程序和仿真圖。
上傳時(shí)間： 2016-05-31
上傳用戶：playboys0
資源簡(jiǎn)介：VHDL的44個(gè)實(shí)例 包括:8位相等比較器、步進(jìn)電機(jī)控制器、移位寄存器等
上傳時(shí)間： 2013-12-13
上傳用戶：lizhen9880
