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• 用verilog HDL產(chǎn)生正弦階梯波。加da即可輸出正弦波免費(fèi)下載

  資源簡(jiǎn)介：用verilog HDL產(chǎn)生正弦階梯波。加da即可輸出正弦波

  標(biāo)簽： verilog HDL 正弦 輸出

  上傳時(shí)間： 2014-01-17

  上傳用戶(hù)：wkchong

• 減1計(jì)數(shù)器 一、設(shè)計(jì)要求 用verilog HDL語(yǔ)言設(shè)計(jì)一個(gè)計(jì)數(shù)器。 要求計(jì)數(shù)器具有異步置位/復(fù)位功能免費(fèi)下載

  資源簡(jiǎn)介：減1計(jì)數(shù)器 一、設(shè)計(jì)要求 用verilog HDL語(yǔ)言設(shè)計(jì)一個(gè)計(jì)數(shù)器。 要求計(jì)數(shù)器具有異步置位/復(fù)位功能，可以進(jìn)行自增和自減計(jì)數(shù)，其計(jì)數(shù)周期為2^N（N為二進(jìn)制位數(shù)）。 二、設(shè)計(jì)原理 輸入/輸出說(shuō)明： d：異步置數(shù)數(shù)據(jù)輸入； q：當(dāng)前計(jì)數(shù)器數(shù)據(jù)輸出； clock：時(shí)鐘脈沖...

  標(biāo)簽： verilog 計(jì)數(shù)器 HDL 減

  上傳時(shí)間： 2015-03-28

  上傳用戶(hù)：zycidjl

• 用verilog HDL實(shí)現(xiàn)的曼徹斯特編碼器和解碼器。免費(fèi)下載

  資源簡(jiǎn)介：用verilog HDL實(shí)現(xiàn)的曼徹斯特編碼器和解碼器。

  標(biāo)簽： verilog HDL 曼徹斯特 編碼器

  上傳時(shí)間： 2013-12-23

  上傳用戶(hù)：lifangyuan12

• 用verilog HDL實(shí)現(xiàn)的1553B航空電子總線接口。免費(fèi)下載

  資源簡(jiǎn)介：用verilog HDL實(shí)現(xiàn)的1553B航空電子總線接口。

  標(biāo)簽： verilog 1553B HDL 航空電子

  上傳時(shí)間： 2016-05-19

  上傳用戶(hù)：許小華

• 這是一個(gè)用verilog HDL語(yǔ)言編寫(xiě)的交通燈程序。可以用Quartus II運(yùn)行。免費(fèi)下載

  資源簡(jiǎn)介：這是一個(gè)用verilog HDL語(yǔ)言編寫(xiě)的交通燈程序。可以用Quartus II運(yùn)行。

  標(biāo)簽： verilog Quartus HDL 語(yǔ)言

  上傳時(shí)間： 2014-01-13

  上傳用戶(hù)：tonyshao

• 用verilog HDL編寫(xiě)的基于fpga的動(dòng)態(tài)數(shù)碼管顯示程序。免費(fèi)下載

  資源簡(jiǎn)介：用verilog HDL編寫(xiě)的基于fpga的動(dòng)態(tài)數(shù)碼管顯示程序。

  標(biāo)簽： verilog fpga HDL 編寫(xiě)

  上傳時(shí)間： 2017-07-09

  上傳用戶(hù)：13681659100

• 用verilog HDL語(yǔ)言編寫(xiě)的交通燈程序免費(fèi)下載

  資源簡(jiǎn)介：這是一個(gè)用verilog HDL語(yǔ)言編寫(xiě)的交通燈程序。可以用Quartus II運(yùn)行。

  標(biāo)簽： verilog HDL 語(yǔ)言 編寫(xiě)

  上傳時(shí)間： 2013-08-19

  上傳用戶(hù)：alex wang

• 用verilog HDL硬件描述語(yǔ)言實(shí)現(xiàn)多人搶答器功能免費(fèi)下載

  資源簡(jiǎn)介：用verilog HDL硬件描述語(yǔ)言實(shí)現(xiàn)多人搶答器功能，有計(jì)時(shí)，計(jì)分，報(bào)警等功能。

  標(biāo)簽： verilog HDL 硬件描述語(yǔ)言 搶答器

  上傳時(shí)間： 2015-11-25

  上傳用戶(hù)：1427796291

• 用verilog HDL編寫(xiě)的0832源程序免費(fèi)下載

  資源簡(jiǎn)介：用verilog HDL編寫(xiě)的0832源程序，實(shí)現(xiàn)對(duì)0832實(shí)現(xiàn)D/A轉(zhuǎn)換。也可方便地轉(zhuǎn)換為vHDL源程序。

  標(biāo)簽： verilog 0832 HDL 編寫(xiě)

  上傳時(shí)間： 2013-11-25

  上傳用戶(hù)：qiao8960

• 用verilog HDL寫(xiě)的VGA驅(qū)動(dòng)免費(fèi)下載

  資源簡(jiǎn)介：用verilog HDL寫(xiě)的VGA驅(qū)動(dòng)，在FPGA上實(shí)測(cè)可用（實(shí)際上是別人的勞動(dòng)成果，呵呵）。

  標(biāo)簽： verilog HDL VGA 驅(qū)動(dòng)

  上傳時(shí)間： 2014-01-15

  上傳用戶(hù)：1966640071

• 用verilog HDL 硬件描述語(yǔ)言寫(xiě)的一個(gè)范例程序免費(fèi)下載

  資源簡(jiǎn)介：用verilog HDL 硬件描述語(yǔ)言寫(xiě)的一個(gè)范例程序，led的，擴(kuò)展性極強(qiáng)，歡迎大家下載使用。

  標(biāo)簽： verilog HDL 硬件描述語(yǔ)言 范例

  上傳時(shí)間： 2013-12-20

  上傳用戶(hù)：cc1915

• 用verilog HDL編寫(xiě)的秒表設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：用verilog HDL編寫(xiě)的秒表設(shè)計(jì)，可以實(shí)現(xiàn)百分之一秒，十分之一秒，秒，十秒等功能。

  標(biāo)簽： verilog HDL 編寫(xiě) 秒表設(shè)計(jì)

  上傳時(shí)間： 2017-07-09

  上傳用戶(hù)：離殤

• 用verilog HDL 寫(xiě)的時(shí)鐘程序免費(fèi)下載

  資源簡(jiǎn)介：用verilog HDL 寫(xiě)的時(shí)鐘程序，在DE2上實(shí)現(xiàn)了。

  標(biāo)簽： verilog HDL 時(shí)鐘程序

  上傳時(shí)間： 2017-07-11

  上傳用戶(hù)：tyler

• RTL 異步數(shù)據(jù)傳送模塊 用verilog HDL 語(yǔ)言描述 輸入為八比特?cái)?shù)據(jù)免費(fèi)下載

  資源簡(jiǎn)介：RTL 異步數(shù)據(jù)傳送模塊 用verilog HDL 語(yǔ)言描述 輸入為八比特?cái)?shù)據(jù)，執(zhí)行操作后異步每比特輸出。

  標(biāo)簽： verilog RTL HDL 數(shù)據(jù)傳送

  上傳時(shí)間： 2013-12-23

  上傳用戶(hù)：lht618

• 用verilog HDL語(yǔ)言編寫(xiě)的家用空調(diào)溫度控制器免費(fèi)下載

  資源簡(jiǎn)介：用verilog HDL語(yǔ)言編寫(xiě)的家用空調(diào)溫度控制器，可實(shí)現(xiàn)手動(dòng)，自動(dòng)控制兩種模式，并可實(shí)現(xiàn)報(bào)警功能。

  標(biāo)簽： verilog HDL 語(yǔ)言 編寫(xiě)

  上傳時(shí)間： 2013-12-24

  上傳用戶(hù)：894898248

• 用verilog HDL寫(xiě)的操作SRAM的源碼免費(fèi)下載

  資源簡(jiǎn)介：用verilog HDL寫(xiě)的操作SRAM的源碼

  標(biāo)簽： verilog SRAM HDL 操作

  上傳時(shí)間： 2015-02-07

  上傳用戶(hù)：sy_jiadeyi

• 用verilog HDL實(shí)現(xiàn)曼徹斯特編碼的源碼免費(fèi)下載

  資源簡(jiǎn)介：用verilog HDL實(shí)現(xiàn)曼徹斯特編碼的源碼

  標(biāo)簽： verilog HDL 曼徹斯特編碼 源碼

  上傳時(shí)間： 2013-12-29

  上傳用戶(hù)：lhc9102

• 用verilog HDL實(shí)現(xiàn)I2C總線功能免費(fèi)下載

  資源簡(jiǎn)介：用verilog HDL實(shí)現(xiàn)I2C總線功能，對(duì)I2C總線有很大幫助

  標(biāo)簽： verilog HDL I2C 總線

  上傳時(shí)間： 2013-12-28

  上傳用戶(hù)：ouyangtongze

• 用verilog HDL實(shí)現(xiàn)I2C總線功能免費(fèi)下載

  資源簡(jiǎn)介：用verilog HDL實(shí)現(xiàn)I2C總線功能，對(duì)I2C總線有很大幫助

  標(biāo)簽： verilog HDL I2C 總線

  上傳時(shí)間： 2013-12-31

  上傳用戶(hù)：zhouchang199

• 用cpld實(shí)現(xiàn)曼徹斯特編碼 用verilog HDL進(jìn)行曼徹斯特編碼免費(fèi)下載

  資源簡(jiǎn)介：用cpld實(shí)現(xiàn)曼徹斯特編碼 用verilog HDL進(jìn)行曼徹斯特編碼，用于通信中

  標(biāo)簽： verilog cpld HDL 曼徹斯特編碼

  上傳時(shí)間： 2015-05-02

  上傳用戶(hù)：chenbhdt

• 用verilog HDL 語(yǔ)言編寫(xiě)的播放梁祝的程序免費(fèi)下載

  資源簡(jiǎn)介：用verilog HDL 語(yǔ)言編寫(xiě)的播放梁祝的程序

  標(biāo)簽： verilog HDL 語(yǔ)言 編寫(xiě)

  上傳時(shí)間： 2015-05-24

  上傳用戶(hù)：zuozuo1215

• 用verilog編寫(xiě)的pci——rtl級(jí)。免費(fèi)下載

  資源簡(jiǎn)介：用verilog編寫(xiě)的pci——rtl級(jí)。

  標(biāo)簽： verilog pci rtl 編寫(xiě)

  上傳時(shí)間： 2015-06-06

  上傳用戶(hù)：亞亞娟娟123

• 使用FPGA控制蜂鳴器的程序,用verilog HDL設(shè)計(jì),可以是蜂鳴器發(fā)出各種不同的聲音免費(fèi)下載

  資源簡(jiǎn)介：使用FPGA控制蜂鳴器的程序,用verilog HDL設(shè)計(jì),可以是蜂鳴器發(fā)出各種不同的聲音

  標(biāo)簽： verilog FPGA HDL 蜂鳴器

  上傳時(shí)間： 2013-12-21

  上傳用戶(hù)：wendy15

• 用verilog HDL 語(yǔ)言寫(xiě)的在LCD液晶上顯示文字的源程序免費(fèi)下載

  資源簡(jiǎn)介：用verilog HDL 語(yǔ)言寫(xiě)的在LCD液晶上顯示文字的源程序

  標(biāo)簽： verilog HDL LCD 語(yǔ)言

  上傳時(shí)間： 2014-01-26

  上傳用戶(hù)：a3318966

• 本文件提供了用verilog HDL語(yǔ)言實(shí)現(xiàn)的8位超前進(jìn)位加法器,充分說(shuō)明了超前進(jìn)位加法器和普通加法器之間的區(qū)別.免費(fèi)下載

  資源簡(jiǎn)介：本文件提供了用verilog HDL語(yǔ)言實(shí)現(xiàn)的8位超前進(jìn)位加法器,充分說(shuō)明了超前進(jìn)位加法器和普通加法器之間的區(qū)別.

  標(biāo)簽： verilog 加法器 HDL 進(jìn)位

  上傳時(shí)間： 2013-12-17

  上傳用戶(hù)：ynwbosss

• 一個(gè)用keil軟件編寫(xiě)的單片機(jī)程序。可以實(shí)現(xiàn)5KHZ的方波顯示。免費(fèi)下載

  資源簡(jiǎn)介：一個(gè)用keil軟件編寫(xiě)的單片機(jī)程序。可以實(shí)現(xiàn)5KHZ的方波顯示。

  標(biāo)簽： keil 5KHZ 軟件 編寫(xiě)

  上傳時(shí)間： 2015-09-09

  上傳用戶(hù)：ztj182002

• 這是一個(gè)用verilog實(shí)現(xiàn)的除法器代碼。免費(fèi)下載

  資源簡(jiǎn)介：這是一個(gè)用verilog實(shí)現(xiàn)的除法器代碼。

  標(biāo)簽： verilog 除法器 代碼

  上傳時(shí)間： 2013-12-28

  上傳用戶(hù)：wmwai1314

• 通用串行異步收發(fā)器8251的verilog HDL源代碼,經(jīng)過(guò)仿真驗(yàn)證。免費(fèi)下載

  資源簡(jiǎn)介：通用串行異步收發(fā)器8251的verilog HDL源代碼,經(jīng)過(guò)仿真驗(yàn)證。

  標(biāo)簽： verilog 8251 HDL 串行

  上傳時(shí)間： 2015-11-21

  上傳用戶(hù)：lizhizheng88

• 用verilog HDL寫(xiě)的數(shù)字時(shí)鐘,已經(jīng)在開(kāi)發(fā)板上驗(yàn)證過(guò)的,絕對(duì)原創(chuàng),使用數(shù)碼管進(jìn)行顯示!免費(fèi)下載

  資源簡(jiǎn)介：用verilog HDL寫(xiě)的數(shù)字時(shí)鐘,已經(jīng)在開(kāi)發(fā)板上驗(yàn)證過(guò)的,絕對(duì)原創(chuàng),使用數(shù)碼管進(jìn)行顯示!

  標(biāo)簽： verilog HDL 數(shù)字時(shí)鐘 開(kāi)發(fā)板

  上傳時(shí)間： 2013-12-03

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• 用verilog HDL編寫(xiě)的一些例程免費(fèi)下載

  資源簡(jiǎn)介：用verilog HDL編寫(xiě)的一些例程，包括加法器/減法器等等，例子較多就不一一列舉了

  標(biāo)簽： verilog HDL 編寫(xiě)

  上傳時(shí)間： 2013-12-20

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