用verilog HDL寫(xiě)的VGA驅(qū)動(dòng),在FPGA上實(shí)測(cè)可用(實(shí)際上是別人的勞動(dòng)成果,呵呵)。
資源簡(jiǎn)介:用verilog HDL寫(xiě)的VGA驅(qū)動(dòng),在FPGA上實(shí)測(cè)可用(實(shí)際上是別人的勞動(dòng)成果,呵呵)。
上傳時(shí)間: 2014-01-15
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資源簡(jiǎn)介:用verilog HDL編寫(xiě)的VGA顯示驅(qū)動(dòng)程序
上傳時(shí)間: 2013-12-09
上傳用戶:banyou
資源簡(jiǎn)介:用verilog HDL 寫(xiě)的數(shù)字示波器的源代碼,其中還包括VGA控制源代碼
上傳時(shí)間: 2014-03-07
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資源簡(jiǎn)介:用verilog HDL寫(xiě)的操作SRAM的源碼
上傳時(shí)間: 2015-02-07
上傳用戶:sy_jiadeyi
資源簡(jiǎn)介:用verilog HDL寫(xiě)的數(shù)字時(shí)鐘,已經(jīng)在開(kāi)發(fā)板上驗(yàn)證過(guò)的,絕對(duì)原創(chuàng),使用數(shù)碼管進(jìn)行顯示!
上傳時(shí)間: 2013-12-03
上傳用戶:lnnn30
資源簡(jiǎn)介:用verilog HDL實(shí)現(xiàn)的VGA顯示彩條信號(hào),其中包括VGA時(shí)序、豎彩條、橫彩條、棋盤(pán)格
上傳時(shí)間: 2016-06-29
上傳用戶:yangbo69
資源簡(jiǎn)介:這是用verilog HDL寫(xiě)的可調(diào)占空比分頻控制器,可以掛在Avalon總線上使用
上傳時(shí)間: 2016-11-01
上傳用戶:ddddddos
資源簡(jiǎn)介:用verilog HDL 寫(xiě)的時(shí)鐘程序,在DE2上實(shí)現(xiàn)了。
上傳時(shí)間: 2017-07-11
上傳用戶:tyler
資源簡(jiǎn)介:我用過(guò)的verilog HDL寫(xiě)的SDRAM core源程序,經(jīng)過(guò)測(cè)試應(yīng)用
上傳時(shí)間: 2015-03-31
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資源簡(jiǎn)介:用v-HDL寫(xiě)的基于fpga的串口驅(qū)動(dòng)程序希望對(duì)大家有幫助
上傳時(shí)間: 2014-01-04
上傳用戶:水中浮云
資源簡(jiǎn)介:用VHDL語(yǔ)言寫(xiě)的VGA核心,是個(gè)很好很齊全的核心,有很多功能.
上傳時(shí)間: 2013-12-27
上傳用戶:zukfu
資源簡(jiǎn)介:用verlog HDL寫(xiě)的電子日歷,可以顯示年,月,日和時(shí)間,具有鬧鈴的功能
上傳時(shí)間: 2015-05-12
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資源簡(jiǎn)介:用VHDL語(yǔ)言寫(xiě)的VGA 控制程序,已經(jīng)驗(yàn)證過(guò),絕對(duì)好用!
上傳時(shí)間: 2013-11-26
上傳用戶:txfyddz
資源簡(jiǎn)介:用verilog HDL編寫(xiě)的一些例程,包括加法器/減法器等等,例子較多就不一一列舉了
上傳時(shí)間: 2013-12-20
上傳用戶:fhzm5658
資源簡(jiǎn)介:verilog HDL寫(xiě)的利用fpga控制ad7865進(jìn)行多路ad數(shù)據(jù)采集的程序源代碼。
上傳時(shí)間: 2016-03-09
上傳用戶:希醬大魔王
資源簡(jiǎn)介:用verilog HDL實(shí)現(xiàn)的曼徹斯特編碼器和解碼器。
上傳時(shí)間: 2013-12-23
上傳用戶:lifangyuan12
資源簡(jiǎn)介:用verilog HDL實(shí)現(xiàn)的1553B航空電子總線接口。
上傳時(shí)間: 2016-05-19
上傳用戶:許小華
資源簡(jiǎn)介:這是一個(gè)用VHDL語(yǔ)言寫(xiě)的LCD驅(qū)動(dòng)程序!希望對(duì)大家有用
上傳時(shí)間: 2014-12-05
上傳用戶:杜瑩12345
資源簡(jiǎn)介:用verilog HDL編寫(xiě)的0832源程序,實(shí)現(xiàn)對(duì)0832實(shí)現(xiàn)D/A轉(zhuǎn)換。也可方便地轉(zhuǎn)換為vHDL源程序。
上傳時(shí)間: 2013-11-25
上傳用戶:qiao8960
資源簡(jiǎn)介:用verilog HDL實(shí)現(xiàn)的任意 頻率分頻器源代碼,是一個(gè)通用的程序
上傳時(shí)間: 2014-01-07
上傳用戶:alan-ee
資源簡(jiǎn)介:用verilog語(yǔ)言寫(xiě)的FPGA FIFO,僅供參考。
上傳時(shí)間: 2014-01-20
上傳用戶:klin3139
資源簡(jiǎn)介:用verillog HDL 寫(xiě)的數(shù)字頻率計(jì).在實(shí)驗(yàn)箱上測(cè)試通過(guò)
上傳時(shí)間: 2013-12-28
上傳用戶:chenbhdt
資源簡(jiǎn)介:適用于FPGA初學(xué)者,一個(gè)流水燈的程序,用verilog語(yǔ)言寫(xiě)的.
上傳時(shí)間: 2016-11-10
上傳用戶:miaochun888
資源簡(jiǎn)介:用verilog語(yǔ)言寫(xiě)的拔河游戲機(jī),配套硬件試驗(yàn)箱
上傳時(shí)間: 2013-12-07
上傳用戶:love1314
資源簡(jiǎn)介:用verilog語(yǔ)言寫(xiě)的RS485通信程序,經(jīng)調(diào)試可以直接使用
上傳時(shí)間: 2017-01-31
上傳用戶:阿四AIR
資源簡(jiǎn)介:用verilog HDL編寫(xiě)的基于fpga的動(dòng)態(tài)數(shù)碼管顯示程序。
上傳時(shí)間: 2017-07-09
上傳用戶:13681659100
資源簡(jiǎn)介:用verilog HDL編寫(xiě)的秒表設(shè)計(jì),可以實(shí)現(xiàn)百分之一秒,十分之一秒,秒,十秒等功能。
上傳時(shí)間: 2017-07-09
上傳用戶:離殤
資源簡(jiǎn)介:用verilog HDL編寫(xiě)的并串轉(zhuǎn)換模塊,在ISE軟件仿真過(guò),也可綜合
上傳時(shí)間: 2014-10-10
上傳用戶:han_zh
資源簡(jiǎn)介:用verilog HDL 語(yǔ)言寫(xiě)的在LCD液晶上顯示文字的源程序
上傳時(shí)間: 2014-01-26
上傳用戶:a3318966
資源簡(jiǎn)介:LCD的驅(qū)動(dòng)程序 用verilog HDL 編寫(xiě) 可以用于FPGA上 經(jīng)過(guò)測(cè)試 可以使用
上傳時(shí)間: 2013-11-29
上傳用戶:頂?shù)弥?/p>