相 關(guān) 資 源

• 用Verilog HDL編寫的0832源程序免費(fèi)下載

  資源簡(jiǎn)介：用Verilog HDL編寫的0832源程序，實(shí)現(xiàn)對(duì)0832實(shí)現(xiàn)D/A轉(zhuǎn)換。也可方便地轉(zhuǎn)換為vHDL源程序。

  標(biāo)簽： Verilog 0832 HDL 編寫

  上傳時(shí)間： 2013-11-25

  上傳用戶：qiao8960

• 用Verilog HDL編寫的一些例程免費(fèi)下載

  資源簡(jiǎn)介：用Verilog HDL編寫的一些例程，包括加法器/減法器等等，例子較多就不一一列舉了

  標(biāo)簽： Verilog HDL 編寫

  上傳時(shí)間： 2013-12-20

  上傳用戶：fhzm5658

• 用Verilog HDL編寫的VGA顯示驅(qū)動(dòng)程序免費(fèi)下載

  資源簡(jiǎn)介：用Verilog HDL編寫的VGA顯示驅(qū)動(dòng)程序

  標(biāo)簽： Verilog HDL VGA 編寫

  上傳時(shí)間： 2013-12-09

  上傳用戶：banyou

• 用Verilog HDL編寫的基于fpga的動(dòng)態(tài)數(shù)碼管顯示程序。免費(fèi)下載

  資源簡(jiǎn)介：用Verilog HDL編寫的基于fpga的動(dòng)態(tài)數(shù)碼管顯示程序。

  標(biāo)簽： Verilog fpga HDL 編寫

  上傳時(shí)間： 2017-07-09

  上傳用戶：13681659100

• 用Verilog HDL編寫的秒表設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：用Verilog HDL編寫的秒表設(shè)計(jì)，可以實(shí)現(xiàn)百分之一秒，十分之一秒，秒，十秒等功能。

  標(biāo)簽： Verilog HDL 編寫 秒表設(shè)計(jì)

  上傳時(shí)間： 2017-07-09

  上傳用戶：離殤

• 用Verilog HDL編寫的并串轉(zhuǎn)換模塊免費(fèi)下載

  資源簡(jiǎn)介：用Verilog HDL編寫的并串轉(zhuǎn)換模塊，在ISE軟件仿真過(guò)，也可綜合

  標(biāo)簽： Verilog HDL 編寫 轉(zhuǎn)換模塊

  上傳時(shí)間： 2014-10-10

  上傳用戶：han_zh

• Verilog HDL編寫的串并轉(zhuǎn)換。采用iout類型口。包含源文件和測(cè)試文件。用Modsim編譯。免費(fèi)下載

  資源簡(jiǎn)介：Verilog HDL編寫的串并轉(zhuǎn)換。采用iout類型口。包含源文件和測(cè)試文件。用Modsim編譯。

  標(biāo)簽： Verilog Modsim iout HDL

  上傳時(shí)間： 2014-01-15

  上傳用戶：lanwei

• LCD的驅(qū)動(dòng)程序　用Verilog HDL 編寫　可以用于FPGA上　經(jīng)過(guò)測(cè)試　可以使用免費(fèi)下載

  資源簡(jiǎn)介：LCD的驅(qū)動(dòng)程序　用Verilog HDL 編寫　可以用于FPGA上　經(jīng)過(guò)測(cè)試　可以使用

  標(biāo)簽： Verilog FPGA LCD HDL

  上傳時(shí)間： 2013-11-29

  上傳用戶：頂?shù)弥?/p>

• Verilog HDL編寫的四位數(shù)碼管動(dòng)態(tài)顯示程序,外圍電路用CPLD來(lái)實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：Verilog HDL編寫的四位數(shù)碼管動(dòng)態(tài)顯示程序,外圍電路用CPLD來(lái)實(shí)現(xiàn)

  標(biāo)簽： Verilog CPLD HDL 編寫

  上傳時(shí)間： 2016-06-12

  上傳用戶：米卡

• 這是我用Verilog語(yǔ)言編寫的矩陣鍵盤源程序免費(fèi)下載

  資源簡(jiǎn)介：這是我用Verilog語(yǔ)言編寫的矩陣鍵盤源程序

  標(biāo)簽： Verilog 語(yǔ)言 編寫 矩陣鍵盤

  上傳時(shí)間： 2016-07-28

  上傳用戶：trepb001

• 用Verilog語(yǔ)言編寫的FPGA控制PWM的程序免費(fèi)下載

  資源簡(jiǎn)介：用Verilog語(yǔ)言編寫的FPGA控制PWM的程序.利用碼盤脈沖進(jìn)行調(diào)速,進(jìn)行過(guò)簡(jiǎn)單試驗(yàn),可用.沒有經(jīng)過(guò)長(zhǎng)期驗(yàn)證.做簡(jiǎn)單修改即可應(yīng)用!

  標(biāo)簽： Verilog FPGA PWM 語(yǔ)言

  上傳時(shí)間： 2013-08-16

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• Verilog HDL 編寫的PWM免費(fèi)下載

  資源簡(jiǎn)介：Verilog HDL 編寫的PWM，是初學(xué)CPLD者入門Z資源，epm7128stc100-10

  標(biāo)簽： Verilog HDL PWM 編寫

  上傳時(shí)間： 2013-08-30

  上傳用戶：aa54

• 用Verilog HDL寫的操作SRAM的源碼免費(fèi)下載

  資源簡(jiǎn)介：用Verilog HDL寫的操作SRAM的源碼

  標(biāo)簽： Verilog SRAM HDL 操作

  上傳時(shí)間： 2015-02-07

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• 這是一個(gè)Verilog HDL編寫的RISC cpu的程序免費(fèi)下載

  資源簡(jiǎn)介：這是一個(gè)Verilog HDL編寫的RISC cpu的程序，該程序共10個(gè)子程序，實(shí)現(xiàn)了簡(jiǎn)單的RISC cpu，可供初學(xué)者參考，學(xué)習(xí)硬件描述語(yǔ)言，及設(shè)計(jì)方法。該程序通過(guò)了modelsim仿真驗(yàn)證。

  標(biāo)簽： Verilog RISC HDL cpu

  上傳時(shí)間： 2015-03-26

  上傳用戶：qiao8960

• 用Verilog語(yǔ)言編寫的全數(shù)字鎖相環(huán)的源代碼,基于fpga平臺(tái)免費(fèi)下載

  資源簡(jiǎn)介：用Verilog語(yǔ)言編寫的全數(shù)字鎖相環(huán)的源代碼,基于fpga平臺(tái)

  標(biāo)簽： Verilog fpga 語(yǔ)言 編寫

  上傳時(shí)間： 2015-06-13

  上傳用戶：wanqunsheng

• Verilog HDL編寫的CPU模型免費(fèi)下載

  資源簡(jiǎn)介：Verilog HDL編寫的CPU模型，很經(jīng)典，比較通用

  標(biāo)簽： Verilog HDL CPU 編寫

  上傳時(shí)間： 2013-12-24

  上傳用戶：龍飛艇

• Verilog HDL編寫的總線功能模型免費(fèi)下載

  資源簡(jiǎn)介：Verilog HDL編寫的總線功能模型，十分有用，需要的下載

  標(biāo)簽： Verilog HDL 編寫 總線

  上傳時(shí)間： 2013-12-20

  上傳用戶：ls530720646

• Verilog HDL 編寫的PWM免費(fèi)下載

  資源簡(jiǎn)介：Verilog HDL 編寫的PWM，是初學(xué)CPLD者入門Z資源，epm7128stc100-10

  標(biāo)簽： Verilog HDL PWM 編寫

  上傳時(shí)間： 2015-09-05

  上傳用戶：gdgzhym

• 用Verilog 代碼編寫的179階FIR數(shù)字濾波器免費(fèi)下載

  資源簡(jiǎn)介：用Verilog 代碼編寫的179階FIR數(shù)字濾波器，采用分布式算法實(shí)現(xiàn)

  標(biāo)簽： Verilog 179 FIR 代碼

  上傳時(shí)間： 2015-10-03

  上傳用戶：zwei41

• 關(guān)于堆排序算法的相關(guān)的用c語(yǔ)言編寫的一個(gè)源程序代碼免費(fèi)下載

  資源簡(jiǎn)介：關(guān)于堆排序算法的相關(guān)的用c語(yǔ)言編寫的一個(gè)源程序代碼

  標(biāo)簽： 排序算法 c語(yǔ)言 代碼 編寫

  上傳時(shí)間： 2014-03-05

  上傳用戶：cuibaigao

• 關(guān)于圖的鄰接矩陣結(jié)構(gòu)轉(zhuǎn)為鄰接鏈表結(jié)構(gòu)算法的相關(guān)的用c語(yǔ)言編寫的一個(gè)源程序代碼免費(fèi)下載

  資源簡(jiǎn)介：關(guān)于圖的鄰接矩陣結(jié)構(gòu)轉(zhuǎn)為鄰接鏈表結(jié)構(gòu)算法的相關(guān)的用c語(yǔ)言編寫的一個(gè)源程序代碼

  標(biāo)簽： 矩陣 c語(yǔ)言 源程序 代碼

  上傳時(shí)間： 2015-10-04

  上傳用戶：WMC_geophy

• 關(guān)于稀疏矩陣轉(zhuǎn)置算法的相關(guān)的用c語(yǔ)言編寫的一個(gè)源程序代碼免費(fèi)下載

  資源簡(jiǎn)介：關(guān)于稀疏矩陣轉(zhuǎn)置算法的相關(guān)的用c語(yǔ)言編寫的一個(gè)源程序代碼

  標(biāo)簽： 稀疏 矩陣 c語(yǔ)言 源程序

  上傳時(shí)間： 2015-10-04

  上傳用戶：李夢(mèng)晗

• 用Verilog語(yǔ)言編寫的看門狗模塊modulewdt免費(fèi)下載

  資源簡(jiǎn)介：用Verilog語(yǔ)言編寫的看門狗模塊modulewdt

  標(biāo)簽： modulewdt Verilog 語(yǔ)言 編寫

  上傳時(shí)間： 2013-12-23

  上傳用戶：jjj0202

• Verilog HDL編寫的出租車計(jì)費(fèi)系統(tǒng)免費(fèi)下載

  資源簡(jiǎn)介：Verilog HDL編寫的出租車計(jì)費(fèi)系統(tǒng)

  標(biāo)簽： Verilog HDL 編寫 出租車計(jì)費(fèi)系統(tǒng)

  上傳時(shí)間： 2015-11-20

  上傳用戶：nanshan

• 用Verilog HDL寫的數(shù)字時(shí)鐘,已經(jīng)在開發(fā)板上驗(yàn)證過(guò)的,絕對(duì)原創(chuàng),使用數(shù)碼管進(jìn)行顯示!免費(fèi)下載

  資源簡(jiǎn)介：用Verilog HDL寫的數(shù)字時(shí)鐘,已經(jīng)在開發(fā)板上驗(yàn)證過(guò)的,絕對(duì)原創(chuàng),使用數(shù)碼管進(jìn)行顯示!

  標(biāo)簽： Verilog HDL 數(shù)字時(shí)鐘 開發(fā)板

  上傳時(shí)間： 2013-12-03

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• 一個(gè)用Verilog語(yǔ)言編寫的用來(lái)模擬交通信號(hào)燈的程序免費(fèi)下載

  資源簡(jiǎn)介：一個(gè)用Verilog語(yǔ)言編寫的用來(lái)模擬交通信號(hào)燈的程序，包含測(cè)試文件

  標(biāo)簽： Verilog 語(yǔ)言 編寫 模擬

  上傳時(shí)間： 2013-12-10

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• 用Verilog HDL 寫的數(shù)字示波器的源代碼免費(fèi)下載

  資源簡(jiǎn)介：用Verilog HDL 寫的數(shù)字示波器的源代碼，其中還包括VGA控制源代碼

  標(biāo)簽： Verilog HDL 數(shù)字示波器 源代碼

  上傳時(shí)間： 2014-03-07

  上傳用戶：731140412

• 用Verilog HDL實(shí)現(xiàn)的曼徹斯特編碼器和解碼器。免費(fèi)下載

  資源簡(jiǎn)介：用Verilog HDL實(shí)現(xiàn)的曼徹斯特編碼器和解碼器。

  標(biāo)簽： Verilog HDL 曼徹斯特 編碼器

  上傳時(shí)間： 2013-12-23

  上傳用戶：lifangyuan12

• 用Verilog HDL實(shí)現(xiàn)的1553B航空電子總線接口。免費(fèi)下載

  資源簡(jiǎn)介：用Verilog HDL實(shí)現(xiàn)的1553B航空電子總線接口。

  標(biāo)簽： Verilog 1553B HDL 航空電子

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• 用Verilog語(yǔ)言編寫的神經(jīng)元權(quán)值連接的源代碼,供大家享用,但是注釋很少.免費(fèi)下載

  資源簡(jiǎn)介：用Verilog語(yǔ)言編寫的神經(jīng)元權(quán)值連接的源代碼,供大家享用,但是注釋很少.

  標(biāo)簽： Verilog 語(yǔ)言 編寫 源代碼

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