verilog HDL編寫的出租車計(jì)費(fèi)系統(tǒng)
資源簡介：verilog HDL編寫的出租車計(jì)費(fèi)系統(tǒng)
上傳時(shí)間： 2015-11-20
上傳用戶：nanshan
資源簡介：verilog語言編寫的電話計(jì)費(fèi)系統(tǒng)，這只是源代碼，需要在quartusII等軟件下運(yùn)用
上傳時(shí)間： 2014-01-10
上傳用戶：manking0408
資源簡介：畢設(shè)基于FPGA設(shè)計(jì)的出租車計(jì)費(fèi)系統(tǒng).基于FPGA設(shè)計(jì)的出租車計(jì)費(fèi)系統(tǒng)
上傳時(shí)間： 2013-07-10
上傳用戶：lx9076
資源簡介：verilog HDL 編寫的PWM，是初學(xué)CPLD者入門Z資源，epm7128stc100-10
上傳時(shí)間： 2013-08-30
上傳用戶：aa54
資源簡介：這是一個(gè)verilog HDL編寫的RISC cpu的程序，該程序共10個(gè)子程序，實(shí)現(xiàn)了簡單的RISC cpu，可供初學(xué)者參考，學(xué)習(xí)硬件描述語言，及設(shè)計(jì)方法。該程序通過了modelsim仿真驗(yàn)證。
上傳時(shí)間： 2015-03-26
上傳用戶：qiao8960
資源簡介：verilog HDL編寫的CPU模型，很經(jīng)典，比較通用
上傳時(shí)間： 2013-12-24
上傳用戶：龍飛艇
資源簡介：verilog HDL編寫的總線功能模型，十分有用，需要的下載
上傳時(shí)間： 2013-12-20
上傳用戶：ls530720646
資源簡介：verilog HDL編寫的串并轉(zhuǎn)換。采用iout類型口。包含源文件和測試文件。用Modsim編譯。
上傳時(shí)間： 2014-01-15
上傳用戶：lanwei
資源簡介：verilog HDL 編寫的PWM，是初學(xué)CPLD者入門Z資源，epm7128stc100-10
上傳時(shí)間： 2015-09-05
上傳用戶：gdgzhym
資源簡介：用verilog HDL編寫的一些例程，包括加法器/減法器等等，例子較多就不一一列舉了
上傳時(shí)間： 2013-12-20
上傳用戶：fhzm5658
資源簡介：verilog HDL編寫的四位數(shù)碼管動(dòng)態(tài)顯示程序,外圍電路用CPLD來實(shí)現(xiàn)
上傳時(shí)間： 2016-06-12
上傳用戶：米卡
資源簡介：基于VHDL語言的出租車計(jì)費(fèi)系統(tǒng)設(shè)計(jì)，在muxplus上開發(fā)實(shí)現(xiàn)。實(shí)現(xiàn)基本的出租車記費(fèi)器開發(fā)
上傳時(shí)間： 2013-12-31
上傳用戶：silenthink
資源簡介：用verilog HDL編寫的0832源程序，實(shí)現(xiàn)對(duì)0832實(shí)現(xiàn)D/A轉(zhuǎn)換。也可方便地轉(zhuǎn)換為vHDL源程序。
上傳時(shí)間： 2013-11-25
上傳用戶：qiao8960
資源簡介：用KEIL開發(fā)的出租車計(jì)費(fèi)系統(tǒng)，附有proteus仿真電路文件
上傳時(shí)間： 2013-11-30
上傳用戶：songyue1991
資源簡介：verilog HDL 編寫的CY7C68013 SLAVE FIFO接口程序，實(shí)際測試可用。可以直接跟上位機(jī)連接，傳輸數(shù)據(jù)。
上傳時(shí)間： 2016-10-13
上傳用戶：ljmwh2000
資源簡介：基于fpga的出租車計(jì)費(fèi)系統(tǒng)，采用自頂向下的設(shè)計(jì)方法
上傳時(shí)間： 2016-11-06
上傳用戶：1109003457
資源簡介：用verilog HDL編寫的VGA顯示驅(qū)動(dòng)程序
上傳時(shí)間： 2013-12-09
上傳用戶：banyou
資源簡介：verilog HDL編寫的4條指令CPU
上傳時(shí)間： 2014-01-27
上傳用戶：Ants
資源簡介：利用verilog HDL編寫的浮點(diǎn)加法器運(yùn)算單元，單精度。
上傳時(shí)間： 2013-11-29
上傳用戶：王慶才
資源簡介：用verilog HDL編寫的基于fpga的動(dòng)態(tài)數(shù)碼管顯示程序。
上傳時(shí)間： 2017-07-09
上傳用戶：13681659100
資源簡介：用verilog HDL編寫的秒表設(shè)計(jì)，可以實(shí)現(xiàn)百分之一秒，十分之一秒，秒，十秒等功能。
上傳時(shí)間： 2017-07-09
上傳用戶：離殤
資源簡介：用verilog HDL編寫的并串轉(zhuǎn)換模塊，在ISE軟件仿真過，也可綜合
上傳時(shí)間： 2014-10-10
上傳用戶：han_zh
資源簡介：基于單片機(jī)的出租車計(jì)費(fèi)系統(tǒng) 有論文和程序 很安逸
上傳時(shí)間： 2014-01-24
上傳用戶：hustfanenze
資源簡介：基于QuartusII的出租車計(jì)費(fèi)系統(tǒng)? ? ? ? ? ? ? ?
上傳時(shí)間： 2022-07-17
上傳用戶：jiabin
資源簡介：利用VHDL 語言設(shè)計(jì)出租車計(jì)費(fèi)系統(tǒng), 使其實(shí)現(xiàn)計(jì)費(fèi)以及預(yù)置和模擬汽車啟動(dòng)、停止、暫停等功能, 并設(shè)計(jì)動(dòng)態(tài)掃描電路顯示車費(fèi)數(shù)目, 突出了其作為硬件描述語言的良好的可讀性、可移植性和易理解等優(yōu)點(diǎn)。此程序通過下載到特定芯片后, 可應(yīng)用于實(shí)際的出租車計(jì)費(fèi)系統(tǒng)...
上傳時(shí)間： 2017-05-22
上傳用戶：變形金剛
資源簡介：摘 要：以上海地區(qū)的出租車計(jì)費(fèi)器為例，利用verilog HDL語言設(shè)計(jì)了出租車計(jì)費(fèi)器，使其具有時(shí)間 顯示、計(jì)費(fèi)以及模擬出租車啟動(dòng)、停止、復(fù)位等功能，并設(shè)置了動(dòng)態(tài)掃描電路顯示車費(fèi)和對(duì)應(yīng)時(shí)間，顯示 了硬件描述語言verilog—HDL設(shè)計(jì)數(shù)字邏輯電路的優(yōu)越性。源程...
上傳時(shí)間： 2014-12-06
上傳用戶：bakdesec
資源簡介：出租車計(jì)費(fèi)系統(tǒng)的 實(shí)現(xiàn)，已物理驗(yàn)證。程序簡潔。
上傳時(shí)間： 2015-05-18
上傳用戶：moshushi0009
資源簡介：鍵盤鼠標(biāo)的原代碼,用FPGA實(shí)現(xiàn),使用verilog HDL編寫,已經(jīng)使用FPGA驗(yàn)正過了,完全可以用
上傳時(shí)間： 2013-12-12
上傳用戶：athjac
資源簡介：一個(gè)很強(qiáng)悍的網(wǎng)吧計(jì)費(fèi)系統(tǒng)源碼,分為客戶端和服務(wù)端兩個(gè)部分,采用VB進(jìn)行編寫
上傳時(shí)間： 2014-01-22
上傳用戶：xuanchangri
資源簡介：易語言編寫的醫(yī)院計(jì)費(fèi)管理系統(tǒng)源碼，登陸賬號(hào)：吳彩球 密碼 9919
上傳時(shí)間： 2014-01-06
上傳用戶：杜瑩12345
