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  資源簡介：verilog HDL 接口試驗源代碼，比較實用。

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  上傳時間： 2016-01-19

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• verilog HDL綜合實驗源代碼免費(fèi)下載

  資源簡介：verilog HDL綜合實驗源代碼，比較實用

  標(biāo)簽： verilog HDL 實驗 源代碼

  上傳時間： 2016-01-19

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• ps2接口的verilog HDL源代碼免費(fèi)下載

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  標(biāo)簽： verilog ps2 HDL 接口

  上傳時間： 2016-01-07

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• 11,13,16位超前進(jìn)位加法器的verilog HDL源代碼。免費(fèi)下載

  資源簡介：11,13,16位超前進(jìn)位加法器的verilog HDL源代碼。

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  上傳時間： 2013-12-28

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  上傳時間： 2014-08-12

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• 是關(guān)于dct的verilog HDL源代碼和測試程序免費(fèi)下載

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  上傳時間： 2014-06-15

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  上傳時間： 2014-01-17

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• verilog HDL的PLI子程序接口免費(fèi)下載

  資源簡介：verilog HDL的PLI子程序接口，用于與用戶C程序在2個方向上傳輸數(shù)據(jù)，可用xilinx ISE，quartusii或modelsim仿真，

  標(biāo)簽： verilog HDL PLI 程序接口

  上傳時間： 2013-12-09

  上傳用戶：kr770906

• 通用串行異步收發(fā)器8251的verilog HDL源代碼,經(jīng)過仿真驗證。免費(fèi)下載

  資源簡介：通用串行異步收發(fā)器8251的verilog HDL源代碼,經(jīng)過仿真驗證。

  標(biāo)簽： verilog 8251 HDL 串行

  上傳時間： 2015-11-21

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• 基于AMBA規(guī)范的總線verilog HDL 源代碼免費(fèi)下載

  資源簡介：基于AMBA規(guī)范的總線verilog HDL 源代碼

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  上傳時間： 2014-06-28

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• 算術(shù)處理器的verilog HDL的源代碼免費(fèi)下載

  資源簡介：算術(shù)處理器的verilog HDL的源代碼

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  上傳時間： 2016-01-07

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• 占用資源少的verilog HDL uart接口；采用固定波特率115200免費(fèi)下載

  資源簡介：占用資源少的verilog HDL uart接口；采用固定波特率115200，可以修改程序中的分頻來修改波特率，模式為1個啟始位，8位數(shù)據(jù)位，1個停止位；帶1字節(jié)緩存；當(dāng)緩存空時輸出空信號

  標(biāo)簽： verilog 115200 uart HDL

  上傳時間： 2013-12-28

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• Design and Test_verilog HDL——EDA先鋒工作室《設(shè)計與驗證—verilog HDL》配書源代碼免費(fèi)下載

  資源簡介：Design and Test_verilog HDL——EDA先鋒工作室《設(shè)計與驗證—verilog HDL》配書源代碼，很多使用的實例，并有說明，是學(xué)習(xí)verilog 不可多得的好資料。

  標(biāo)簽： Test_verilog HDL verilog Design

  上傳時間： 2016-02-18

  上傳用戶：youlongjian0

• verilog HDL寫的利用fpga控制ad7865進(jìn)行多路ad數(shù)據(jù)采集的程序源代碼。免費(fèi)下載

  資源簡介：verilog HDL寫的利用fpga控制ad7865進(jìn)行多路ad數(shù)據(jù)采集的程序源代碼。

  標(biāo)簽： verilog fpga 7865 HDL

  上傳時間： 2016-03-09

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• 針對多DSP 共享總線的通用信號處理板卡, 介紹了基于PCI9054 和CPCI 總線的接口設(shè)計, 分析了通用WDM總線驅(qū)動程序的開發(fā)。采用verilog HDL 用CPLD 設(shè)計控制時序?qū)崿F(xiàn)了DS免費(fèi)下載

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  標(biāo)簽： verilog 9054 CPCI CPLD

  上傳時間： 2013-12-24

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  資源簡介：actel A3P250 fpga用verilog HDL語言實現(xiàn)串口功能的源代碼

  標(biāo)簽： verilog A3P250 actel fpga

  上傳時間： 2013-12-23

  上傳用戶：aa17807091

• eeprom的verilog HDL源代碼免費(fèi)下載

  資源簡介：eeprom的verilog HDL源代碼，含eeprom的讀寫！Quartus II5.0平臺測試通過！

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  上傳時間： 2013-12-19

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• 4 digital LED dynamic display的verilog HDL源代碼免費(fèi)下載

  資源簡介：4 digital LED dynamic display的verilog HDL源代碼，它能動態(tài)的顯示4位數(shù)，為FPGA 的DEBUG 提供便利，非常經(jīng)典，簡單易懂，并且經(jīng)過了Modelsim/ISE/FPGA(XC3S250ETQ144)驗證和實現(xiàn)，好的行為模型就應(yīng)該大家分享。

  標(biāo)簽： digital verilog dynamic display

  上傳時間： 2016-04-12

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• 通用串行異步收發(fā)器8251的verilog HDL源代碼.doc免費(fèi)下載

  資源簡介：通用串行異步收發(fā)器8251的verilog HDL源代碼.doc

  標(biāo)簽： verilog 8251 HDL

  上傳時間： 2013-12-24

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• 用verilog HDL 寫的數(shù)字示波器的源代碼免費(fèi)下載

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  上傳時間： 2014-03-07

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• 用verilog HDL實現(xiàn)的1553B航空電子總線接口。免費(fèi)下載

  資源簡介：用verilog HDL實現(xiàn)的1553B航空電子總線接口。

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  上傳時間： 2016-05-19

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• 是幾個用verilog HDL語言編寫的源代碼（里面包括實現(xiàn)濾波器等）免費(fèi)下載

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  標(biāo)簽： verilog HDL 語言 編寫

  上傳時間： 2016-05-22

  上傳用戶：ouyangtongze

• 基于I2C 的語音采集與播放 verilog HDL源代碼免費(fèi)下載

  資源簡介：基于I2C 的語音采集與播放 verilog HDL源代碼

  標(biāo)簽： verilog I2C HDL 語音采集

  上傳時間： 2016-07-25

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• 《verilog HDL程序設(shè)計教程》源代碼免費(fèi)下載

  資源簡介：《verilog HDL程序設(shè)計教程》源代碼

  標(biāo)簽： verilog HDL 程序設(shè)計 教程

  上傳時間： 2016-08-20

  上傳用戶：songyue1991

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  資源簡介：（219）卷積編碼的verilog HDL源代碼,很有用的啊,

  標(biāo)簽： verilog 219 HDL 卷積

  上傳時間： 2016-09-01

  上傳用戶：Late_Li

• 用verilog HDL實現(xiàn)的任意 頻率分頻器源代碼免費(fèi)下載

  資源簡介：用verilog HDL實現(xiàn)的任意 頻率分頻器源代碼，是一個通用的程序

  標(biāo)簽： verilog HDL 頻率 分頻器

  上傳時間： 2014-01-07

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• verilog HDL 編寫的CY7C68013 SLAVE FIFO接口程序免費(fèi)下載

  資源簡介：verilog HDL 編寫的CY7C68013 SLAVE FIFO接口程序，實際測試可用。可以直接跟上位機(jī)連接，傳輸數(shù)據(jù)。

  標(biāo)簽： verilog C68013 68013 SLAVE

  上傳時間： 2016-10-13

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• 實現(xiàn)十字路口簡單交通燈的verilog HDL源代碼,可以實現(xiàn)免費(fèi)下載

  資源簡介：實現(xiàn)十字路口簡單交通燈的verilog HDL源代碼,可以實現(xiàn)

  標(biāo)簽： verilog HDL 十字路口 交通燈

  上傳時間： 2013-12-17

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• verilog HDL下的4 位數(shù)字頻率計控制模塊源代碼免費(fèi)下載

  資源簡介：verilog HDL下的4 位數(shù)字頻率計控制模塊源代碼

  標(biāo)簽： verilog HDL 數(shù)字頻率計 控制模塊

  上傳時間： 2016-11-25

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• 《verilog HDL數(shù)字控制系統(tǒng)設(shè)計實例》-冼進(jìn)-源代碼免費(fèi)下載

  資源簡介：《verilog HDL數(shù)字控制系統(tǒng)設(shè)計實例》-冼進(jìn)-源代碼

  標(biāo)簽： verilog HDL 數(shù)字控制

  上傳時間： 2014-12-01

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