相 關(guān) 資 源

• verilog HDL 接口試驗(yàn)源代碼免費(fèi)下載

  資源簡(jiǎn)介：verilog HDL 接口試驗(yàn)源代碼，比較實(shí)用。

  標(biāo)簽： verilog HDL 接口 源代碼

  上傳時(shí)間： 2016-01-19

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• verilog HDL綜合實(shí)驗(yàn)源代碼免費(fèi)下載

  資源簡(jiǎn)介：verilog HDL綜合實(shí)驗(yàn)源代碼，比較實(shí)用

  標(biāo)簽： verilog HDL 實(shí)驗(yàn) 源代碼

  上傳時(shí)間： 2016-01-19

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• ps2接口的verilog HDL源代碼免費(fèi)下載

  資源簡(jiǎn)介：ps2接口的verilog HDL源代碼

  標(biāo)簽： verilog ps2 HDL 接口

  上傳時(shí)間： 2016-01-07

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• 11,13,16位超前進(jìn)位加法器的verilog HDL源代碼。免費(fèi)下載

  資源簡(jiǎn)介：11,13,16位超前進(jìn)位加法器的verilog HDL源代碼。

  標(biāo)簽： verilog HDL 11 13

  上傳時(shí)間： 2013-12-28

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• 基于地址總線接口的四倍頻編碼器信號(hào)接口的 FPGA實(shí)現(xiàn) verilog HDL的免費(fèi)下載

  資源簡(jiǎn)介：基于地址總線接口的四倍頻編碼器信號(hào)接口的 FPGA實(shí)現(xiàn) verilog HDL的

  標(biāo)簽： verilog FPGA HDL 接口

  上傳時(shí)間： 2014-08-12

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• 是關(guān)于dct的verilog HDL源代碼和測(cè)試程序免費(fèi)下載

  資源簡(jiǎn)介：是關(guān)于dct的verilog HDL源代碼和測(cè)試程序

  標(biāo)簽： verilog dct HDL 源代碼

  上傳時(shí)間： 2014-06-15

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• pli_handbook_examples_pc verilog HDL 與C的接口的典型例子免費(fèi)下載

  資源簡(jiǎn)介：pli_handbook_examples_pc verilog HDL 與C的接口的典型例子

  標(biāo)簽： pli_handbook_examples_pc verilog HDL 接口

  上傳時(shí)間： 2014-01-17

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• verilog HDL的PLI子程序接口免費(fèi)下載

  資源簡(jiǎn)介：verilog HDL的PLI子程序接口，用于與用戶C程序在2個(gè)方向上傳輸數(shù)據(jù)，可用xilinx ISE，quartusii或modelsim仿真，

  標(biāo)簽： verilog HDL PLI 程序接口

  上傳時(shí)間： 2013-12-09

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• 通用串行異步收發(fā)器8251的verilog HDL源代碼,經(jīng)過(guò)仿真驗(yàn)證。免費(fèi)下載

  資源簡(jiǎn)介：通用串行異步收發(fā)器8251的verilog HDL源代碼,經(jīng)過(guò)仿真驗(yàn)證。

  標(biāo)簽： verilog 8251 HDL 串行

  上傳時(shí)間： 2015-11-21

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• 基于AMBA規(guī)范的總線verilog HDL 源代碼免費(fèi)下載

  資源簡(jiǎn)介：基于AMBA規(guī)范的總線verilog HDL 源代碼

  標(biāo)簽： verilog AMBA HDL 總線

  上傳時(shí)間： 2014-06-28

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• 算術(shù)處理器的verilog HDL的源代碼免費(fèi)下載

  資源簡(jiǎn)介：算術(shù)處理器的verilog HDL的源代碼

  標(biāo)簽： verilog HDL 算術(shù) 處理器

  上傳時(shí)間： 2016-01-07

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• 占用資源少的verilog HDL uart接口；采用固定波特率115200免費(fèi)下載

  資源簡(jiǎn)介：占用資源少的verilog HDL uart接口；采用固定波特率115200，可以修改程序中的分頻來(lái)修改波特率，模式為1個(gè)啟始位，8位數(shù)據(jù)位，1個(gè)停止位；帶1字節(jié)緩存；當(dāng)緩存空時(shí)輸出空信號(hào)

  標(biāo)簽： verilog 115200 uart HDL

  上傳時(shí)間： 2013-12-28

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• Design and Test_verilog HDL——EDA先鋒工作室《設(shè)計(jì)與驗(yàn)證—verilog HDL》配書(shū)源代碼免費(fèi)下載

  資源簡(jiǎn)介：Design and Test_verilog HDL——EDA先鋒工作室《設(shè)計(jì)與驗(yàn)證—verilog HDL》配書(shū)源代碼，很多使用的實(shí)例，并有說(shuō)明，是學(xué)習(xí)verilog 不可多得的好資料。

  標(biāo)簽： Test_verilog HDL verilog Design

  上傳時(shí)間： 2016-02-18

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• verilog HDL寫(xiě)的利用fpga控制ad7865進(jìn)行多路ad數(shù)據(jù)采集的程序源代碼。免費(fèi)下載

  資源簡(jiǎn)介：verilog HDL寫(xiě)的利用fpga控制ad7865進(jìn)行多路ad數(shù)據(jù)采集的程序源代碼。

  標(biāo)簽： verilog fpga 7865 HDL

  上傳時(shí)間： 2016-03-09

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• 針對(duì)多DSP 共享總線的通用信號(hào)處理板卡, 介紹了基于PCI9054 和CPCI 總線的接口設(shè)計(jì), 分析了通用WDM總線驅(qū)動(dòng)程序的開(kāi)發(fā)。采用verilog HDL 用CPLD 設(shè)計(jì)控制時(shí)序?qū)崿F(xiàn)了DS免費(fèi)下載

  資源簡(jiǎn)介：針對(duì)多DSP 共享總線的通用信號(hào)處理板卡, 介紹了基于PCI9054 和CPCI 總線的接口設(shè)計(jì), 分析了通用WDM總線驅(qū)動(dòng)程序的開(kāi)發(fā)。采用verilog HDL 用CPLD 設(shè)計(jì)控制時(shí)序?qū)崿F(xiàn)了DSP 和 CPCI 總線橋接器PCI9054 之間的普通傳輸和高速DMA 傳輸。驅(qū)動(dòng)程序采用DriverWorks ...

  標(biāo)簽： verilog 9054 CPCI CPLD

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• actel A3P250 fpga用verilog HDL語(yǔ)言實(shí)現(xiàn)串口功能的源代碼免費(fèi)下載

  資源簡(jiǎn)介：actel A3P250 fpga用verilog HDL語(yǔ)言實(shí)現(xiàn)串口功能的源代碼

  標(biāo)簽： verilog A3P250 actel fpga

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• eeprom的verilog HDL源代碼免費(fèi)下載

  資源簡(jiǎn)介：eeprom的verilog HDL源代碼，含eeprom的讀寫(xiě)！Quartus II5.0平臺(tái)測(cè)試通過(guò)！

  標(biāo)簽： verilog eeprom HDL 源代碼

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• 4 digital LED dynamic display的verilog HDL源代碼免費(fèi)下載

  資源簡(jiǎn)介：4 digital LED dynamic display的verilog HDL源代碼，它能動(dòng)態(tài)的顯示4位數(shù)，為FPGA 的DEBUG 提供便利，非常經(jīng)典，簡(jiǎn)單易懂，并且經(jīng)過(guò)了Modelsim/ISE/FPGA(XC3S250ETQ144)驗(yàn)證和實(shí)現(xiàn)，好的行為模型就應(yīng)該大家分享。

  標(biāo)簽： digital verilog dynamic display

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• 通用串行異步收發(fā)器8251的verilog HDL源代碼.doc免費(fèi)下載

  資源簡(jiǎn)介：通用串行異步收發(fā)器8251的verilog HDL源代碼.doc

  標(biāo)簽： verilog 8251 HDL

  上傳時(shí)間： 2013-12-24

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• 用verilog HDL 寫(xiě)的數(shù)字示波器的源代碼免費(fèi)下載

  資源簡(jiǎn)介：用verilog HDL 寫(xiě)的數(shù)字示波器的源代碼，其中還包括VGA控制源代碼

  標(biāo)簽： verilog HDL 數(shù)字示波器 源代碼

  上傳時(shí)間： 2014-03-07

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• 用verilog HDL實(shí)現(xiàn)的1553B航空電子總線接口。免費(fèi)下載

  資源簡(jiǎn)介：用verilog HDL實(shí)現(xiàn)的1553B航空電子總線接口。

  標(biāo)簽： verilog 1553B HDL 航空電子

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• 是幾個(gè)用verilog HDL語(yǔ)言編寫(xiě)的源代碼（里面包括實(shí)現(xiàn)濾波器等）免費(fèi)下載

  資源簡(jiǎn)介：是幾個(gè)用verilog HDL語(yǔ)言編寫(xiě)的源代碼（里面包括實(shí)現(xiàn)濾波器等），對(duì)想學(xué)習(xí)這個(gè)語(yǔ)言的朋友很有幫助！

  標(biāo)簽： verilog HDL 語(yǔ)言 編寫(xiě)

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• 基于I2C 的語(yǔ)音采集與播放 verilog HDL源代碼免費(fèi)下載

  資源簡(jiǎn)介：基于I2C 的語(yǔ)音采集與播放 verilog HDL源代碼

  標(biāo)簽： verilog I2C HDL 語(yǔ)音采集

  上傳時(shí)間： 2016-07-25

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• 《verilog HDL程序設(shè)計(jì)教程》源代碼免費(fèi)下載

  資源簡(jiǎn)介：《verilog HDL程序設(shè)計(jì)教程》源代碼

  標(biāo)簽： verilog HDL 程序設(shè)計(jì) 教程

  上傳時(shí)間： 2016-08-20

  上傳用戶：songyue1991

• （219）卷積編碼的verilog HDL源代碼,很有用的啊,免費(fèi)下載

  資源簡(jiǎn)介：（219）卷積編碼的verilog HDL源代碼,很有用的啊,

  標(biāo)簽： verilog 219 HDL 卷積

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• 用verilog HDL實(shí)現(xiàn)的任意 頻率分頻器源代碼免費(fèi)下載

  資源簡(jiǎn)介：用verilog HDL實(shí)現(xiàn)的任意 頻率分頻器源代碼，是一個(gè)通用的程序

  標(biāo)簽： verilog HDL 頻率 分頻器

  上傳時(shí)間： 2014-01-07

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• verilog HDL 編寫(xiě)的CY7C68013 SLAVE FIFO接口程序免費(fèi)下載

  資源簡(jiǎn)介：verilog HDL 編寫(xiě)的CY7C68013 SLAVE FIFO接口程序，實(shí)際測(cè)試可用?？梢灾苯痈衔粰C(jī)連接，傳輸數(shù)據(jù)。

  標(biāo)簽： verilog C68013 68013 SLAVE

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• 實(shí)現(xiàn)十字路口簡(jiǎn)單交通燈的verilog HDL源代碼,可以實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：實(shí)現(xiàn)十字路口簡(jiǎn)單交通燈的verilog HDL源代碼,可以實(shí)現(xiàn)

  標(biāo)簽： verilog HDL 十字路口 交通燈

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• verilog HDL下的4 位數(shù)字頻率計(jì)控制模塊源代碼免費(fèi)下載

  資源簡(jiǎn)介：verilog HDL下的4 位數(shù)字頻率計(jì)控制模塊源代碼

  標(biāo)簽： verilog HDL 數(shù)字頻率計(jì) 控制模塊

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• 《verilog HDL數(shù)字控制系統(tǒng)設(shè)計(jì)實(shí)例》-冼進(jìn)-源代碼免費(fèi)下載

  資源簡(jiǎn)介：《verilog HDL數(shù)字控制系統(tǒng)設(shè)計(jì)實(shí)例》-冼進(jìn)-源代碼

  標(biāo)簽： verilog HDL 數(shù)字控制

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