相 關(guān) 資 源

• DW8051 Verilog VHDL 源碼和文檔免費(fèi)下載

  資源簡(jiǎn)介：DW8051 Verilog VHDL 源碼和文檔

  標(biāo)簽： Verilog 8051 VHDL DW

  上傳時(shí)間： 2014-12-20

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• 6502 的編譯器的源碼和文檔免費(fèi)下載

  資源簡(jiǎn)介：6502 的編譯器的源碼和文檔

  標(biāo)簽： 6502 編譯器 源碼 文檔

  上傳時(shí)間： 2015-01-12

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• 本文介紹了一種電子密碼鎖的ds2401的實(shí)現(xiàn)源碼和文檔。該電子密碼鎖采用1一wire總線芯片.免費(fèi)下載

  資源簡(jiǎn)介：本文介紹了一種電子密碼鎖的ds2401的實(shí)現(xiàn)源碼和文檔。該電子密碼鎖采用1一wire總線芯片.

  標(biāo)簽： 2401 wire 電子密碼鎖 ds

  上傳時(shí)間： 2013-12-24

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• ErGo是一個(gè)很早的Java通用圍棋服務(wù)器(IGS/NNGS)客戶端程序。有全部源碼和文檔免費(fèi)下載

  資源簡(jiǎn)介：ErGo是一個(gè)很早的Java通用圍棋服務(wù)器(IGS/NNGS)客戶端程序。有全部源碼和文檔，站長(zhǎng)編譯時(shí)用的是JDK1.5+ant1.6，這樣不得不將源程序中的一個(gè)方法：Debug.assert()改為了Debug.asser()。源碼和build.xml文件請(qǐng)下載。

  標(biāo)簽： ErGo Java NNGS IGS

  上傳時(shí)間： 2016-10-03

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• 嵌入式開(kāi)發(fā)很不錯(cuò)的資料！其中包括了全部的源碼和文檔！做的還可以！有一定的借鑒性！免費(fèi)下載

  資源簡(jiǎn)介：嵌入式開(kāi)發(fā)很不錯(cuò)的資料！其中包括了全部的源碼和文檔！做的還可以！有一定的借鑒性！

  標(biāo)簽： 嵌入式開(kāi)發(fā) 源碼 文檔

  上傳時(shí)間： 2013-12-02

  上傳用戶：cjf0304

• 中興提供的跨平臺(tái)解碼庫(kù)的解碼器的介紹源碼和文檔免費(fèi)下載

  資源簡(jiǎn)介：中興提供的跨平臺(tái)解碼庫(kù)的解碼器的介紹源碼和文檔

  標(biāo)簽： 中興 跨平臺(tái) 解碼庫(kù) 解碼器

  上傳時(shí)間： 2016-10-12

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• usb2.0的VHDL源碼,具有詳細(xì)的說(shuō)明文檔.免費(fèi)下載

  資源簡(jiǎn)介：usb2.0的VHDL源碼,具有詳細(xì)的說(shuō)明文檔.

  標(biāo)簽： VHDL usb 2.0 源碼

  上傳時(shí)間： 2016-02-14

  上傳用戶：hewenzhi

• 介紹VHDL中包的使用的源碼文檔免費(fèi)下載

  資源簡(jiǎn)介：介紹VHDL中包的使用的源碼文檔，是對(duì)包的簡(jiǎn)單介紹

  標(biāo)簽： VHDL 源碼 文檔

  上傳時(shí)間： 2013-12-02

  上傳用戶：thuyenvinh

• 另一套LC3 CPU VHDL源碼及設(shè)計(jì)文檔免費(fèi)下載

  資源簡(jiǎn)介：另一套LC3 CPU VHDL源碼及設(shè)計(jì)文檔，對(duì)LC3進(jìn)行了一些取舍和改造，比如NZP改為NZC，更貼近現(xiàn)實(shí)CPU硬件架構(gòu)。按照ASM進(jìn)行VHDL編碼，更適合數(shù)字設(shè)計(jì)初學(xué)者學(xué)習(xí)。

  標(biāo)簽： VHDL LC3 CPU 源碼

  上傳時(shí)間： 2014-01-24

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• FFT高速傅立葉變換 VHDL完整源碼 文檔密碼：www.armjishu.com 更多資料下載免費(fèi)下載

  資源簡(jiǎn)介：FFT高速傅立葉變換 VHDL完整源碼 文檔密碼：www.armjishu.com 更多資料下載，歡迎登陸網(wǎng)站 www.armjishu.com

  標(biāo)簽： armjishu VHDL FFT www

  上傳時(shí)間： 2014-11-23

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• lm75A溫度數(shù)字轉(zhuǎn)換器 FPGA讀寫實(shí)驗(yàn)Verilog邏輯源碼Quartus工程文件+文檔資料免費(fèi)下載

  資源簡(jiǎn)介：lm75A溫度數(shù)字轉(zhuǎn)換器 FPGA讀寫實(shí)驗(yàn)Verilog邏輯源碼Quartus工程文件+文檔資料,FPGA為CYCLONE4系列中的EP4CE6E22C8. 完整的工程文件，可以做為你的學(xué)習(xí)設(shè)計(jì)參考。LM75A 是一個(gè)使用了內(nèi)置帶隙溫度傳感器和模數(shù)轉(zhuǎn)換技術(shù)的溫度數(shù)字轉(zhuǎn)換器。它也是一個(gè)溫度檢測(cè)器，...

  標(biāo)簽： lm75a 數(shù)字轉(zhuǎn)換器 fpga Verilog

  上傳時(shí)間： 2021-10-27

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• 基于FPGA設(shè)計(jì)的字符VGA LCD顯示實(shí)驗(yàn)Verilog邏輯源碼Quartus工程文件+文檔說(shuō)明免費(fèi)下載

  資源簡(jiǎn)介：基于FPGA設(shè)計(jì)的字符VGA? LCD顯示實(shí)驗(yàn)Verilog邏輯源碼Quartus工程文件+文檔說(shuō)明,通過(guò)字符轉(zhuǎn)換工具將字符轉(zhuǎn)換為 8 進(jìn)制 mif 文件存放到單端口的 ROM IP 核中，再?gòu)腞OM 中把轉(zhuǎn)換后的數(shù)據(jù)讀取出來(lái)顯示到 VGA 上，F(xiàn)PGA型號(hào)Cyclone4E系列中的EP4CE6F17C8，Quartus...

  標(biāo)簽： fpga vga lcd

  上傳時(shí)間： 2021-12-18

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• 基于FPGA設(shè)計(jì)的sdram讀寫測(cè)試實(shí)驗(yàn)Verilog邏輯源碼Quartus工程文件+文檔說(shuō)明 DR免費(fèi)下載

  資源簡(jiǎn)介：基于FPGA設(shè)計(jì)的sdram讀寫測(cè)試實(shí)驗(yàn)Verilog邏輯源碼Quartus工程文件+文檔說(shuō)明，DRAM選用海力士公司的 HY57V2562 型號(hào),容量為的 256Mbit,采用了 54 引腳的TSOP 封裝, 數(shù)據(jù)寬度都為 16 位, 工作電壓為 3.3V,并丏采用同步接口方式所有的信號(hào)都是時(shí)鐘信號(hào)。FPGA型號(hào)...

  標(biāo)簽： fpga sdram Verilog quartus

  上傳時(shí)間： 2021-12-18

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• 基于FPGA設(shè)計(jì)的vga顯示測(cè)試實(shí)驗(yàn)Verilog邏輯源碼Quartus工程文件+文檔說(shuō)明 FPGA免費(fèi)下載

  資源簡(jiǎn)介：基于FPGA設(shè)計(jì)的vga顯示測(cè)試實(shí)驗(yàn)Verilog邏輯源碼Quartus工程文件+文檔說(shuō)明，F(xiàn)PGA型號(hào)Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。module top( input? ? ? ? ? ? ? ? ? ? ? ?clk, input? ? ? ? ? ? ? ? ? ? ? ?rst_n, //vga outpu...

  標(biāo)簽： fpga vga顯示 Verilog quartus

  上傳時(shí)間： 2021-12-19

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• FPGA片內(nèi)FIFO讀寫測(cè)試Verilog邏輯源碼Quartus工程文件+文檔說(shuō)明 使用 FPGA免費(fèi)下載

  資源簡(jiǎn)介：FPGA片內(nèi)FIFO讀寫測(cè)試Verilog邏輯源碼Quartus工程文件+文檔說(shuō)明，使用 FPGA 內(nèi)部的 FIFO 以及程序?qū)υ?FIFO 的數(shù)據(jù)讀寫操作。FPGA型號(hào)Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。timescale 1ns / 1ps/////////////////////////////////////////////////...

  標(biāo)簽： fpga fifo Verilog quartus

  上傳時(shí)間： 2021-12-19

  上傳用戶：20125101110

• USB接口的VHDL源碼免費(fèi)下載

  資源簡(jiǎn)介：USB接口的VHDL源碼，支持Verilog HDL程序

  標(biāo)簽： VHDL USB 接口 源碼

  上傳時(shí)間： 2014-08-14

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• 清華大學(xué)Verilog hdl源碼例子免費(fèi)下載

  資源簡(jiǎn)介：清華大學(xué)Verilog hdl源碼例子，作業(yè)，內(nèi)含源代碼，詳細(xì)的文檔說(shuō)明，非常有用

  標(biāo)簽： Verilog hdl 清華大學(xué) 源碼

  上傳時(shí)間： 2013-12-27

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• 用于dspbuilder 可以直接生成VHDL源碼免費(fèi)下載

  資源簡(jiǎn)介：用于dspbuilder 可以直接生成VHDL源碼，或者Verilog源碼

  標(biāo)簽： dspbuilder VHDL 源碼

  上傳時(shí)間： 2016-10-08

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• FPGA采樣AD9238數(shù)據(jù)并通過(guò)VGA波形顯示例程 Verilog邏輯源碼Quartus工程文件+免費(fèi)下載

  資源簡(jiǎn)介：FPGA采樣AD9238數(shù)據(jù)并通過(guò)VGA波形顯示例程 Verilog邏輯源碼Quartus工程文件+文檔說(shuō)明,FPGA型號(hào)Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。ADC 模塊型號(hào)為 AN9238，最大采樣率 65Mhz，精度為12 位。實(shí)驗(yàn)中把 AN9238 的 2 路輸入以波形方式在 HDMI 上顯示...

  標(biāo)簽： fpga ad9238

  上傳時(shí)間： 2021-10-27

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• FPGA讀寫SD卡讀取BMP圖片通過(guò)LCD顯示例程實(shí)驗(yàn) Verilog邏輯源碼Quartus工程文件免費(fèi)下載

  資源簡(jiǎn)介：FPGA讀寫SD卡讀取BMP圖片通過(guò)LCD顯示例程實(shí)驗(yàn) Verilog邏輯源碼Quartus工程文件+文檔說(shuō)明,FPGA型號(hào)Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。1 實(shí)驗(yàn)簡(jiǎn)介在前面的實(shí)驗(yàn)中我們練習(xí)了 SD 卡讀寫，VGA 視頻顯示等例程，本實(shí)驗(yàn)將 SD 卡里的 BMP 圖片讀出，寫...

  標(biāo)簽： fpga

  上傳時(shí)間： 2021-10-27

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• FPGA讀取OV5640攝像頭數(shù)據(jù)并通過(guò)VGA或LCD屏顯示輸出的Verilog邏輯源碼Quartu免費(fèi)下載

  資源簡(jiǎn)介：FPGA讀取OV5640攝像頭數(shù)據(jù)并通過(guò)VGA或LCD屏顯示輸出的Verilog邏輯源碼Quartus工程文件+文檔說(shuō)明，F(xiàn)PGA型號(hào)Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。module top( input? ? ? ? ? ? ? ? ? ? ? ?clk, input? ? ? ? ? ? ? ? ? ? ?...

  標(biāo)簽： fpga ov5640 攝像頭

  上傳時(shí)間： 2021-12-18

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• CPLD與8051的總線接口VHDL源碼免費(fèi)下載

  資源簡(jiǎn)介：CPLD與8051的總線接口VHDL源碼

  標(biāo)簽： CPLD 8051 VHDL 總線接口

  上傳時(shí)間： 2013-08-15

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• 基于FPGA的交通燈的設(shè)計(jì) 有Verilog HDL 源碼、仿真圖與引腳配置圖免費(fèi)下載

  資源簡(jiǎn)介：基于FPGA的交通燈的設(shè)計(jì) 有Verilog HDL 源碼、仿真圖與引腳配置圖，已下載實(shí)現(xiàn)\r\n

  標(biāo)簽： Verilog FPGA HDL 交通燈

  上傳時(shí)間： 2013-08-18

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• 基于FPGA的多功能數(shù)字鐘的設(shè)計(jì)與實(shí)現(xiàn) 內(nèi)附有詳盡的Verilog HDL源碼免費(fèi)下載

  資源簡(jiǎn)介：基于FPGA的多功能數(shù)字鐘的設(shè)計(jì)與實(shí)現(xiàn) 內(nèi)附有詳盡的Verilog HDL源碼，其功能主要有：時(shí)間設(shè)置，時(shí)間顯示，跑表，分頻，日期設(shè)置，日期顯示等

  標(biāo)簽： Verilog FPGA HDL 多功能

  上傳時(shí)間： 2013-08-18

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• 通過(guò)fpga產(chǎn)生時(shí)鐘的VHDL源碼免費(fèi)下載

  資源簡(jiǎn)介：通過(guò)fpga產(chǎn)生時(shí)鐘的VHDL源碼，QII7.1下調(diào)試通過(guò)

  標(biāo)簽： fpga VHDL 時(shí)鐘 源碼

  上傳時(shí)間： 2013-08-24

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• sdram的Verilog的源碼實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：sdram的Verilog的源碼實(shí)現(xiàn)

  標(biāo)簽： Verilog sdram 源碼

  上傳時(shí)間： 2015-01-09

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• PCI的VHDL源碼希望對(duì)大家有用！免費(fèi)下載

  資源簡(jiǎn)介：PCI的VHDL源碼希望對(duì)大家有用！

  標(biāo)簽： VHDL PCI 源碼 家

  上傳時(shí)間： 2015-02-04

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• 用于計(jì)算CRC的Verilog HDL源碼免費(fèi)下載

  資源簡(jiǎn)介：用于計(jì)算CRC的Verilog HDL源碼

  標(biāo)簽： Verilog CRC HDL 計(jì)算

  上傳時(shí)間： 2015-02-07

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• 無(wú)線耳機(jī)通訊用CPLD的VHDL源碼免費(fèi)下載

  資源簡(jiǎn)介：無(wú)線耳機(jī)通訊用CPLD的VHDL源碼

  標(biāo)簽： CPLD VHDL 無(wú)線耳機(jī) 通訊

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• 一個(gè)嵌入式RISC CPU 的Verilog 設(shè)計(jì)源碼免費(fèi)下載

  資源簡(jiǎn)介：一個(gè)嵌入式RISC CPU 的Verilog 設(shè)計(jì)源碼，可綜合。內(nèi)含詳細(xì)的設(shè)計(jì)文擋。

  標(biāo)簽： Verilog RISC CPU 嵌入式

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