亚洲欧美第一页_禁久久精品乱码_粉嫩av一区二区三区免费野_久草精品视频

蟲蟲首頁(yè)| 資源下載| 資源專輯| 精品軟件
登錄| 注冊(cè)

您現(xiàn)在的位置是：蟲蟲下載站 > 資源下載 > 技術(shù)資料 > 基于FPGA設(shè)計(jì)的字符VGA LCD顯示實(shí)驗(yàn)Verilog邏輯源碼Quartus工程文件+文檔說(shuō)明

基于FPGA設(shè)計(jì)的字符VGA LCD顯示實(shí)驗(yàn)Verilog邏輯源碼Quartus工程文件+文檔說(shuō)明

  • 資源大?。?/b>11508 K
  • 上傳時(shí)間： 2021-12-18
  • 上傳用戶：jimmy950583
  • 資源積分：2 下載積分
  • 標(biāo)      簽： fpga vga lcd

資 源 簡(jiǎn) 介

基于FPGA設(shè)計(jì)的字符VGA  LCD顯示實(shí)驗(yàn)Verilog邏輯源碼Quartus工程文件+文檔說(shuō)明,通過(guò)字符轉(zhuǎn)換工具將字符轉(zhuǎn)換為 8 進(jìn)制 mif 文件存放到單端口的 ROM IP 核中，再?gòu)?/p>

ROM 中把轉(zhuǎn)換后的數(shù)據(jù)讀取出來(lái)顯示到 VGA 上，F(xiàn)PGA型號(hào)Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。

module top(

input                       clk,

input                       rst_n,

//vga output        

output                      vga_out_hs, //vga horizontal synchronization         

output                      vga_out_vs, //vga vertical synchronization                  

output[4:0]                 vga_out_r,  //vga red

output[5:0]                 vga_out_g,  //vga green

output[4:0]                 vga_out_b   //vga blue

);


wire                            video_clk;

wire                            video_hs;

wire                            video_vs;

wire                            video_de;

wire[7:0]                       video_r;

wire[7:0]                       video_g;

wire[7:0]                       video_b;


wire                            osd_hs;

wire                            osd_vs;

wire                            osd_de;

wire[7:0]                       osd_r;

wire[7:0]                       osd_g;

wire[7:0]                       osd_b;



assign vga_out_hs = osd_hs;

assign vga_out_vs = osd_vs;

assign vga_out_r  = osd_r[7:3]; //discard low bit data

assign vga_out_g  = osd_g[7:2]; //discard low bit data

assign vga_out_b  = osd_b[7:3]; //discard low bit data


//generate video pixel clock

video_pll video_pll_m0(

.inclk0                (clk                        ),

.c0                    (video_clk                  )

);


color_bar color_bar_m0(

.clk                   (video_clk                  ),

.rst                   (~rst_n                     ),

.hs                    (video_hs                   ),

.vs                    (video_vs                   ),

.de                    (video_de                   ),

.rgb_r                 (video_r                    ),

.rgb_g                 (video_g                    ),

.rgb_b                 (video_b                    )

);

osd_display  osd_display_m0(

.rst_n                 (rst_n                      ),

.pclk                  (video_clk                  ),

.i_hs                  (video_hs                   ),

.i_vs                  (video_vs                   ),

.i_de                  (video_de                   ),

.i_data                ({video_r,video_g,video_b}  ),

.o_hs                  (osd_hs                     ),

.o_vs                  (osd_vs                     ),

.o_de                  (osd_de                     ),

.o_data                ({osd_r,osd_g,osd_b}        )

);


endmodule



基于FPGA設(shè)計(jì)的字符VGA LCD顯示實(shí)驗(yàn)Verilog邏輯源碼Quartus工程文件+文檔說(shuō)明

相 關(guān) 資 源

主站蜘蛛池模板： 安龙县| 临猗县| 白朗县| 通州市| 上虞市| 高唐县| 吉木乃县| 大竹县| 黑龙江省| 铜梁县| 会东县| 古浪县| 伊吾县| 定陶县| 大石桥市| 陆良县| 华宁县| 栾城县| 沙湾县| 清新县| 新民市| 化隆| 德安县| 曲沃县| 朔州市| 民丰县| 嘉善县| 从江县| 丽水市| 清河县| 大石桥市| 昭通市| 邹城市| 兴化市| 北票市| 阿拉善盟| 泰兴市| 清远市| 九龙县| 固安县| 定安县|