相 關(guān) 資 源

• 基于Verilog HDL的SPI代碼免費(fèi)下載

  資源簡介：基于Verilog HDL的SPI代碼，可在FPGA上實(shí)現(xiàn)SPI接口，請大家參考

  標(biāo)簽： Verilog HDL SPI 代碼

  上傳時(shí)間： 2017-05-24

  上傳用戶：www240697738

• 基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.1 簡單的可編程單脈沖發(fā)生器 　　9.1.1 由系統(tǒng)功能描述時(shí)序關(guān)系 　　9.1.2 流程圖的設(shè)計(jì) 　　9.1.3 系統(tǒng)功能描述 　　免費(fèi)下載

  資源簡介：基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.1 簡單的可編程單脈沖發(fā)生器 　　9.1.1 由系統(tǒng)功能描述時(shí)序關(guān)系 　　9.1.2 流程圖的設(shè)計(jì) 　　9.1.3 系統(tǒng)功能描述 　　9.1.4 邏輯框圖 　　9.1.5 延時(shí)模塊的詳細(xì)描述及仿真 　　9.1.6 功能模塊Verilog-HDL描述...

  標(biāo)簽： Verilog-HDL 9.1 功能描述

  上傳時(shí)間： 2015-09-16

  上傳用戶：chfanjiang

• 基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.2 具有LCD顯示單元的可編程單脈沖發(fā)生器 　　9.2.1 LCD顯示單元的工作原理 　　9.2.2 顯示邏輯設(shè)計(jì)的思路與流程 　　9.免費(fèi)下載

  資源簡介：基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.2 具有LCD顯示單元的可編程單脈沖發(fā)生器 　　9.2.1 LCD顯示單元的工作原理 　　9.2.2 顯示邏輯設(shè)計(jì)的思路與流程 　　9.2.3 LCD顯示單元的硬件實(shí)現(xiàn) 　　9.2.4 可編程單脈沖數(shù)據(jù)的BCD碼化 　　9.2.5 task的使用...

  標(biāo)簽： Verilog-HDL LCD 9.2 顯示單元

  上傳時(shí)間： 2014-06-23

  上傳用戶：xc216

• 基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.3 脈沖計(jì)數(shù)與顯示 　　9.3.1 脈沖計(jì)數(shù)器的工作原理 　　9.3.2 計(jì)數(shù)模塊的設(shè)計(jì)與實(shí)現(xiàn) 　　9.3.3 parameter的使用免費(fèi)下載

  資源簡介：基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.3 脈沖計(jì)數(shù)與顯示 　　9.3.1 脈沖計(jì)數(shù)器的工作原理 　　9.3.2 計(jì)數(shù)模塊的設(shè)計(jì)與實(shí)現(xiàn) 　　9.3.3 parameter的使用方法 　　9.3.4 repeat循環(huán)語句的使用方法 　　9.3.5 系統(tǒng)函數(shù)$random的使用方法 　　9.3.6 脈...

  標(biāo)簽： Verilog-HDL parameter 9.3 硬件電路

  上傳時(shí)間： 2013-12-14

  上傳用戶：jeffery

• 基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.4 脈沖頻率的測量與顯示 　　9.4.1 脈沖頻率的測量原理 　　9.4.2 頻率計(jì)的工作原理 　　9.4.3 頻率測量模塊的設(shè)計(jì)與實(shí)現(xiàn)免費(fèi)下載

  資源簡介：基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.4 脈沖頻率的測量與顯示 　　9.4.1 脈沖頻率的測量原理 　　9.4.2 頻率計(jì)的工作原理 　　9.4.3 頻率測量模塊的設(shè)計(jì)與實(shí)現(xiàn) 　　9.4.4 while循環(huán)語句的使用方法 　　9.4.5 門控信號發(fā)生模塊的設(shè)計(jì)與實(shí)現(xiàn) 　　9...

  標(biāo)簽： Verilog-HDL 9.4 脈沖 頻率

  上傳時(shí)間： 2013-12-01

  上傳用戶：frank1234

• 基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.5 脈沖周期的測量與顯示 　　9.5.1 脈沖周期的測量原理 　　9.5.2 周期計(jì)的工作原理 　　9.5.3 周期測量模塊的設(shè)計(jì)與實(shí)現(xiàn)免費(fèi)下載

  資源簡介：基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.5 脈沖周期的測量與顯示 　　9.5.1 脈沖周期的測量原理 　　9.5.2 周期計(jì)的工作原理 　　9.5.3 周期測量模塊的設(shè)計(jì)與實(shí)現(xiàn) 　　9.5.4 forever循環(huán)語句的使用方法 　　9.5.5 disable禁止語句的使用方法 　　9....

  標(biāo)簽： Verilog-HDL 周期 9.5 脈沖

  上傳時(shí)間： 2015-09-16

  上傳用戶：皇族傳媒

• 基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.6 脈沖高電平和低電平持續(xù)時(shí)間的測量與顯示 　　9.6.1 脈沖高電平和低電平持續(xù)時(shí)間測量的工作原理 　　9.6.2 高低電平持續(xù)時(shí)間測量模免費(fèi)下載

  資源簡介：基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.6 脈沖高電平和低電平持續(xù)時(shí)間的測量與顯示 　　9.6.1 脈沖高電平和低電平持續(xù)時(shí)間測量的工作原理 　　9.6.2 高低電平持續(xù)時(shí)間測量模塊的設(shè)計(jì)與實(shí)現(xiàn) 　　9.6.3 改進(jìn)型高低電平持續(xù)時(shí)間測量模塊的設(shè)計(jì)與實(shí)現(xiàn) 　　...

  標(biāo)簽： Verilog-HDL 低電平 9.6 時(shí)間測量

  上傳時(shí)間： 2013-11-30

  上傳用戶：chenlong

• 基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.7 步進(jìn)電機(jī)的控制 　　9.7.1 步進(jìn)電機(jī)驅(qū)動(dòng)的邏輯符號 　　9.7.2 步進(jìn)電機(jī)驅(qū)動(dòng)的時(shí)序圖 　　9.7.3 步進(jìn)電機(jī)驅(qū)動(dòng)的邏輯框圖免費(fèi)下載

  資源簡介：基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.7 步進(jìn)電機(jī)的控制 　　9.7.1 步進(jìn)電機(jī)驅(qū)動(dòng)的邏輯符號 　　9.7.2 步進(jìn)電機(jī)驅(qū)動(dòng)的時(shí)序圖 　　9.7.3 步進(jìn)電機(jī)驅(qū)動(dòng)的邏輯框圖 　　9.7.4 計(jì)數(shù)模塊的設(shè)計(jì)與實(shí)現(xiàn) 　　9.7.5 譯碼模塊的設(shè)計(jì)與實(shí)現(xiàn) 　　9.7.6 步進(jìn)電...

  標(biāo)簽： Verilog-HDL 步進(jìn)電機(jī)驅(qū)動(dòng) 9.7 硬件電路

  上傳時(shí)間： 2014-01-23

  上傳用戶：拔絲土豆

• 基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.8 基于256點(diǎn)陣的漢字顯示 　　9.8.1 單個(gè)靜止?jié)h字顯示的設(shè)計(jì)原理及其仿真實(shí)現(xiàn) 　　9.8.2 單個(gè)靜止?jié)h字顯示的硬件實(shí)現(xiàn) 　　9免費(fèi)下載

  資源簡介：基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.8 基于256點(diǎn)陣的漢字顯示 　　9.8.1 單個(gè)靜止?jié)h字顯示的設(shè)計(jì)原理及其仿真實(shí)現(xiàn) 　　9.8.2 單個(gè)靜止?jié)h字顯示的硬件實(shí)現(xiàn) 　　9.8.3 多個(gè)靜止?jié)h字顯示的設(shè)計(jì)原理及其硬件實(shí)現(xiàn) 　　9.8.4 單個(gè)運(yùn)動(dòng)漢字顯示的設(shè)計(jì)原理...

  標(biāo)簽： Verilog-HDL 漢字顯示 9.8 256

  上傳時(shí)間： 2013-12-31

  上傳用戶：l254587896

• 基于Verilog HDL的電梯系統(tǒng)設(shè)計(jì)免費(fèi)下載

  資源簡介：基于Verilog HDL的電梯系統(tǒng)設(shè)計(jì)

  標(biāo)簽： Verilog HDL 電梯 系統(tǒng)設(shè)計(jì)

  上傳時(shí)間： 2015-11-22

  上傳用戶：Divine

• 基于Verilog-HDL的轉(zhuǎn)子振動(dòng)噪聲電壓峰值檢測免費(fèi)下載

  資源簡介：基于Verilog-HDL的轉(zhuǎn)子振動(dòng)噪聲電壓峰值檢測，值得學(xué)習(xí)啊，

  標(biāo)簽： Verilog-HDL 轉(zhuǎn)子 振動(dòng)噪聲 峰值檢測

  上傳時(shí)間： 2013-12-15

  上傳用戶：Divine

• 基于Verilog HDL的自動(dòng)售貨機(jī)控制電路設(shè)計(jì): 可以對5種不同種類的貨物進(jìn)行自動(dòng)售貨,價(jià)格分別為A=1.00,B=1.50,C=1.80,D=3.10,E=5.00 。售貨機(jī)可以接受1元,5角免費(fèi)下載

  資源簡介：基于Verilog HDL的自動(dòng)售貨機(jī)控制電路設(shè)計(jì): 可以對5種不同種類的貨物進(jìn)行自動(dòng)售貨,價(jià)格分別為A=1.00,B=1.50,C=1.80,D=3.10,E=5.00 。售貨機(jī)可以接受1元,5角,1角三種硬幣(即有三種輸入信號IY,IWJ,IYJ),并且在一個(gè)3位7段LED(二位代表元,一位代表角)顯示以投入...

  標(biāo)簽： Verilog 1.00 1.50 1.80

  上傳時(shí)間： 2016-07-12

  上傳用戶：lanwei

• 基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.4 脈沖頻率的測量與顯示免費(fèi)下載

  資源簡介：基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.4 脈沖頻率的測量與顯示

  標(biāo)簽： Verilog-HDL 9.4 硬件電路 測量

  上傳時(shí)間： 2013-12-27

  上傳用戶：wangchong

• 基于Verilog HDL的異步FIFO設(shè)計(jì)與實(shí)現(xiàn)免費(fèi)下載

  資源簡介：基于Verilog HDL的異步FIFO設(shè)計(jì)與實(shí)現(xiàn)

  標(biāo)簽： Verilog FIFO HDL

  上傳時(shí)間： 2013-12-19

  上傳用戶：a3318966

• 基于Verilog HDL的VGA驅(qū)動(dòng)程序設(shè)計(jì)免費(fèi)下載

  資源簡介：基于Verilog HDL的VGA驅(qū)動(dòng)程序設(shè)計(jì)

  標(biāo)簽： Verilog HDL VGA 驅(qū)動(dòng)

  上傳時(shí)間： 2014-12-03

  上傳用戶：ljt101007

• 基于Verilog HDL的流水燈程序設(shè)計(jì)免費(fèi)下載

  資源簡介：基于Verilog HDL的流水燈程序設(shè)計(jì)

  標(biāo)簽： Verilog HDL 流水燈 程序設(shè)計(jì)

  上傳時(shí)間： 2013-12-03

  上傳用戶：黑漆漆

• 基于Verilog HDL的數(shù)碼管程序設(shè)計(jì)免費(fèi)下載

  資源簡介：基于Verilog HDL的數(shù)碼管程序設(shè)計(jì)

  標(biāo)簽： Verilog HDL 數(shù)碼管 程序設(shè)計(jì)

  上傳時(shí)間： 2014-01-07

  上傳用戶：zxc23456789

• 基于Verilog HDL的一個(gè)USB 1.1的IP 核免費(fèi)下載

  資源簡介：基于Verilog HDL的一個(gè)USB 1.1的IP 核，內(nèi)有詳細(xì)文檔說明。

  標(biāo)簽： Verilog HDL 1.1 USB

  上傳時(shí)間： 2013-12-20

  上傳用戶：731140412

• 基于Verilog HDL 的一個(gè)CAN總線IP核。免費(fèi)下載

  資源簡介：基于Verilog HDL 的一個(gè)CAN總線IP核。

  標(biāo)簽： Verilog HDL CAN IP核

  上傳時(shí)間： 2013-12-08

  上傳用戶：yy541071797

• 基于Verilog HDL的16位超前進(jìn)位加法器 分為3個(gè)功能子模塊免費(fèi)下載

  資源簡介：基于Verilog HDL的16位超前進(jìn)位加法器 分為3個(gè)功能子模塊

  標(biāo)簽： Verilog HDL 進(jìn)位 加法器

  上傳時(shí)間： 2014-01-07

  上傳用戶：yyyyyyyyyy

• 基于Verilog HDL的UART串口接收子程序。免費(fèi)下載

  資源簡介：基于Verilog HDL的UART串口接收子程序。

  標(biāo)簽： Verilog UART HDL 串口接收

  上傳時(shí)間： 2017-09-24

  上傳用戶：561596

• 基于Verilog HDL的UART串口發(fā)送子程序。免費(fèi)下載

  資源簡介：基于Verilog HDL的UART串口發(fā)送子程序。

  標(biāo)簽： Verilog UART HDL 串口發(fā)送

  上傳時(shí)間： 2017-09-24

  上傳用戶：aysyzxzm

• 基于Verilog-HDL的交通燈控制器設(shè)計(jì)免費(fèi)下載

  資源簡介：基于Verilog-HDL的交通燈控制器設(shè)計(jì)這是一份非常不錯(cuò)的資料，歡迎下載，希望對您有幫助！

  標(biāo)簽： Verilog HDL 交通燈控制器

  上傳時(shí)間： 2021-12-20

  上傳用戶：zhanglei193

• 基于Verilog-HDL的DDS設(shè)計(jì)免費(fèi)下載

  資源簡介：基于Verilog-HDL的DDS設(shè)計(jì)這是一份非常不錯(cuò)的資料，歡迎下載，希望對您有幫助！

  標(biāo)簽： Verilog-HDL dds HDL

  上傳時(shí)間： 2021-12-21

  上傳用戶：

• 高清電子書-基于Verilog+HDL的通信系統(tǒng)設(shè)計(jì)免費(fèi)下載

  資源簡介：高清電子書-基于Verilog+HDL的通信系統(tǒng)設(shè)計(jì)334頁

  標(biāo)簽： Verilog HDL 通信系統(tǒng) FPGA

  上傳時(shí)間： 2022-02-16

  上傳用戶：

• 基于Verilog HDL的狀態(tài)機(jī)8位流水燈免費(fèi)下載

  資源簡介：基于Verilog HDL的狀態(tài)機(jī)8位流水燈.適合感興趣的人學(xué)習(xí)參考

  標(biāo)簽： Verilog HDL 流水燈

  上傳時(shí)間： 2022-04-23

  上傳用戶：trh505

• Verilog-HDL的數(shù)字系統(tǒng)設(shè)計(jì)入門教程CPLD篇免費(fèi)下載

  資源簡介：本教程的目的是為了幫助大家進(jìn)行實(shí)戰(zhàn)演練，熟悉軟硬件的相關(guān)知識，而不是為了講解 Verilog HDL語言。所以在學(xué)習(xí)本教程之前，大家應(yīng)先學(xué)習(xí)Verilog HDL的基本語法知識和編程思想，我也寫過一個(gè)關(guān)于Verilog HDL學(xué)習(xí)建議的文章，大家可以看一下：http://www.5ifpg...

  標(biāo)簽： Verilog-HDL 數(shù)字系統(tǒng) cpld

  上傳時(shí)間： 2022-07-18

  上傳用戶：

• 該工程是基于Verilog HDL 語言編寫的幀傳輸協(xié)議HDLC幀的發(fā)送端代碼免費(fèi)下載

  資源簡介：該工程是基于Verilog HDL 語言編寫的幀傳輸協(xié)議HDLC幀的發(fā)送端代碼，會(huì)用QUATUSII的人都應(yīng)該知道如何使用，希望能給你帶來幫助

  標(biāo)簽： Verilog HDLC HDL 幀

  上傳時(shí)間： 2014-11-22

  上傳用戶：3到15

• 本原碼是基于Verilog HDL語言編寫的免費(fèi)下載

  資源簡介：本原碼是基于Verilog HDL語言編寫的，實(shí)現(xiàn)了SPI接口設(shè)計(jì)，可以應(yīng)用于FPGA,實(shí)現(xiàn)SPI協(xié)議的接口設(shè)計(jì).在MAXII編譯成功,用Modelsim SE 6仿真成功.

  標(biāo)簽： Verilog HDL 語言 編寫

  上傳時(shí)間： 2015-08-04

  上傳用戶：mikesering

• 基于Verilog HDL語言的FPGA源程序免費(fèi)下載

  資源簡介：本原碼是基于Verilog HDL語言的FPGA原程序，主要用于測頻率，特點(diǎn)主要是可以更快地測頻。實(shí)時(shí)性更高。

  標(biāo)簽： Verilog FPGA HDL 語言

  上傳時(shí)間： 2013-09-01

  上傳用戶：1417818867