基于Verilog HDL的電梯系統(tǒng)設(shè)計(jì)
資源簡介:基于Verilog HDL的電梯系統(tǒng)設(shè)計(jì)
上傳時(shí)間: 2015-11-22
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資源簡介:高清電子書-基于Verilog+HDL的通信系統(tǒng)設(shè)計(jì)334頁
上傳時(shí)間: 2022-02-16
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資源簡介:基于Verilog HDL的異步FIFO設(shè)計(jì)與實(shí)現(xiàn)
上傳時(shí)間: 2013-12-19
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資源簡介:本教程的目的是為了幫助大家進(jìn)行實(shí)戰(zhàn)演練,熟悉軟硬件的相關(guān)知識,而不是為了講解 Verilog HDL語言。所以在學(xué)習(xí)本教程之前,大家應(yīng)先學(xué)習(xí)Verilog HDL的基本語法知識和編程思想,我也寫過一個(gè)關(guān)于Verilog HDL學(xué)習(xí)建議的文章,大家可以看一下:http://www.5ifpg...
上傳時(shí)間: 2022-07-18
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資源簡介:基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.1 簡單的可編程單脈沖發(fā)生器 9.1.1 由系統(tǒng)功能描述時(shí)序關(guān)系 9.1.2 流程圖的設(shè)計(jì) 9.1.3 系統(tǒng)功能描述 9.1.4 邏輯框圖 9.1.5 延時(shí)模塊的詳細(xì)描述及仿真 9.1.6 功能模塊Verilog-HDL描述...
上傳時(shí)間: 2015-09-16
上傳用戶:chfanjiang
資源簡介:基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.3 脈沖計(jì)數(shù)與顯示 9.3.1 脈沖計(jì)數(shù)器的工作原理 9.3.2 計(jì)數(shù)模塊的設(shè)計(jì)與實(shí)現(xiàn) 9.3.3 parameter的使用方法 9.3.4 repeat循環(huán)語句的使用方法 9.3.5 系統(tǒng)函數(shù)$random的使用方法 9.3.6 脈...
上傳時(shí)間: 2013-12-14
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資源簡介:基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.2 具有LCD顯示單元的可編程單脈沖發(fā)生器 9.2.1 LCD顯示單元的工作原理 9.2.2 顯示邏輯設(shè)計(jì)的思路與流程 9.2.3 LCD顯示單元的硬件實(shí)現(xiàn) 9.2.4 可編程單脈沖數(shù)據(jù)的BCD碼化 9.2.5 task的使用...
上傳時(shí)間: 2014-06-23
上傳用戶:xc216
資源簡介:基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.4 脈沖頻率的測量與顯示 9.4.1 脈沖頻率的測量原理 9.4.2 頻率計(jì)的工作原理 9.4.3 頻率測量模塊的設(shè)計(jì)與實(shí)現(xiàn) 9.4.4 while循環(huán)語句的使用方法 9.4.5 門控信號發(fā)生模塊的設(shè)計(jì)與實(shí)現(xiàn) 9...
上傳時(shí)間: 2013-12-01
上傳用戶:frank1234
資源簡介:基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.5 脈沖周期的測量與顯示 9.5.1 脈沖周期的測量原理 9.5.2 周期計(jì)的工作原理 9.5.3 周期測量模塊的設(shè)計(jì)與實(shí)現(xiàn) 9.5.4 forever循環(huán)語句的使用方法 9.5.5 disable禁止語句的使用方法 9....
上傳時(shí)間: 2015-09-16
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資源簡介:基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.7 步進(jìn)電機(jī)的控制 9.7.1 步進(jìn)電機(jī)驅(qū)動的邏輯符號 9.7.2 步進(jìn)電機(jī)驅(qū)動的時(shí)序圖 9.7.3 步進(jìn)電機(jī)驅(qū)動的邏輯框圖 9.7.4 計(jì)數(shù)模塊的設(shè)計(jì)與實(shí)現(xiàn) 9.7.5 譯碼模塊的設(shè)計(jì)與實(shí)現(xiàn) 9.7.6 步進(jìn)電...
上傳時(shí)間: 2014-01-23
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資源簡介:基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.8 基于256點(diǎn)陣的漢字顯示 9.8.1 單個(gè)靜止?jié)h字顯示的設(shè)計(jì)原理及其仿真實(shí)現(xiàn) 9.8.2 單個(gè)靜止?jié)h字顯示的硬件實(shí)現(xiàn) 9.8.3 多個(gè)靜止?jié)h字顯示的設(shè)計(jì)原理及其硬件實(shí)現(xiàn) 9.8.4 單個(gè)運(yùn)動漢字顯示的設(shè)計(jì)原理...
上傳時(shí)間: 2013-12-31
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資源簡介:基于Verilog HDL的自動售貨機(jī)控制電路設(shè)計(jì): 可以對5種不同種類的貨物進(jìn)行自動售貨,價(jià)格分別為A=1.00,B=1.50,C=1.80,D=3.10,E=5.00 。售貨機(jī)可以接受1元,5角,1角三種硬幣(即有三種輸入信號IY,IWJ,IYJ),并且在一個(gè)3位7段LED(二位代表元,一位代表角)顯示以投入...
上傳時(shí)間: 2016-07-12
上傳用戶:lanwei
資源簡介:基于Verilog HDL的VGA驅(qū)動程序設(shè)計(jì)
上傳時(shí)間: 2014-12-03
上傳用戶:ljt101007
資源簡介:基于Verilog HDL的流水燈程序設(shè)計(jì)
上傳時(shí)間: 2013-12-03
上傳用戶:黑漆漆
資源簡介:基于Verilog HDL的數(shù)碼管程序設(shè)計(jì)
上傳時(shí)間: 2014-01-07
上傳用戶:zxc23456789
資源簡介:基于Verilog-HDL的交通燈控制器設(shè)計(jì)這是一份非常不錯(cuò)的資料,歡迎下載,希望對您有幫助!
上傳時(shí)間: 2021-12-20
上傳用戶:zhanglei193
資源簡介:基于Verilog-HDL的DDS設(shè)計(jì)這是一份非常不錯(cuò)的資料,歡迎下載,希望對您有幫助!
上傳時(shí)間: 2021-12-21
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資源簡介:基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.6 脈沖高電平和低電平持續(xù)時(shí)間的測量與顯示 9.6.1 脈沖高電平和低電平持續(xù)時(shí)間測量的工作原理 9.6.2 高低電平持續(xù)時(shí)間測量模塊的設(shè)計(jì)與實(shí)現(xiàn) 9.6.3 改進(jìn)型高低電平持續(xù)時(shí)間測量模塊的設(shè)計(jì)與實(shí)現(xiàn) ...
上傳時(shí)間: 2013-11-30
上傳用戶:chenlong
資源簡介:基于Verilog語言的實(shí)用FPGA設(shè)計(jì)(美),國外Verilog標(biāo)準(zhǔn)權(quán)威教材,現(xiàn)貢獻(xiàn)出來,不下別后悔~~
上傳時(shí)間: 2013-04-24
上傳用戶:zhyiroy
資源簡介:一個(gè)基于VC+ACCESS的通訊錄系統(tǒng)設(shè)計(jì),簡單方便
上傳時(shí)間: 2014-01-05
上傳用戶:2404
資源簡介:本文介紹了一個(gè)基于網(wǎng)絡(luò)環(huán)境的考試系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)過程,包括系統(tǒng)需求分析和系統(tǒng)的功能設(shè)計(jì)、數(shù)據(jù)庫設(shè)計(jì)以及主要ASP.NET頁面的設(shè)計(jì)。重點(diǎn)闡述了用戶登錄模塊、題庫管理模塊和試卷管理模塊的設(shè)計(jì)。
上傳時(shí)間: 2014-06-17
上傳用戶:hwl453472107
資源簡介:基于Verilog-HDL的轉(zhuǎn)子振動噪聲電壓峰值檢測,值得學(xué)習(xí)啊,
上傳時(shí)間: 2013-12-15
上傳用戶:Divine
資源簡介:基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.4 脈沖頻率的測量與顯示
上傳時(shí)間: 2013-12-27
上傳用戶:wangchong
資源簡介:Verilog HDL數(shù)字控制系統(tǒng)設(shè)計(jì)實(shí)例
上傳時(shí)間: 2014-01-20
上傳用戶:亞亞娟娟123
資源簡介:詳細(xì)介紹了基于DSP技術(shù)的EAS系統(tǒng)設(shè)計(jì)過程,以及相關(guān)算法分析,提供了設(shè)計(jì)原理框圖。
上傳時(shí)間: 2014-01-21
上傳用戶:liuchee
資源簡介:《Verilog HDL數(shù)字控制系統(tǒng)設(shè)計(jì)實(shí)例》-冼進(jìn)-源代碼
上傳時(shí)間: 2014-12-01
上傳用戶:xcy122677
資源簡介:QUARTUS II平臺上的基于VHDL語言的電梯系統(tǒng)控制程序。
上傳時(shí)間: 2014-01-16
上傳用戶:ecooo
資源簡介:基于ASP.NET的BBS系統(tǒng)設(shè)計(jì)本科畢業(yè)論文開題報(bào)告
上傳時(shí)間: 2013-12-18
上傳用戶:bruce5996
資源簡介:基于Verilog HDL的一個(gè)USB 1.1的IP 核,內(nèi)有詳細(xì)文檔說明。
上傳時(shí)間: 2013-12-20
上傳用戶:731140412
資源簡介:基于Verilog HDL 的一個(gè)CAN總線IP核。
上傳時(shí)間: 2013-12-08
上傳用戶:yy541071797