相 關(guān) 資 源

• 基于Verilog-hdl的dds設(shè)計免費下載

  資源簡介：基于Verilog-hdl的dds設(shè)計這是一份非常不錯的資料，歡迎下載，希望對您有幫助！

  標(biāo)簽： Verilog-hdl dds hdl

  上傳時間： 2021-12-21

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• 基于Verilog-hdl的硬件電路的實現(xiàn) 9.1 簡單的可編程單脈沖發(fā)生器 　　9.1.1 由系統(tǒng)功能描述時序關(guān)系 　　9.1.2 流程圖的設(shè)計 　　9.1.3 系統(tǒng)功能描述 　　免費下載

  資源簡介：基于Verilog-hdl的硬件電路的實現(xiàn) 9.1 簡單的可編程單脈沖發(fā)生器 　　9.1.1 由系統(tǒng)功能描述時序關(guān)系 　　9.1.2 流程圖的設(shè)計 　　9.1.3 系統(tǒng)功能描述 　　9.1.4 邏輯框圖 　　9.1.5 延時模塊的詳細(xì)描述及仿真 　　9.1.6 功能模塊Verilog-hdl描述...

  標(biāo)簽： Verilog-hdl 9.1 功能描述

  上傳時間： 2015-09-16

  上傳用戶：chfanjiang

• 基于Verilog-hdl的硬件電路的實現(xiàn) 9.2 具有LCD顯示單元的可編程單脈沖發(fā)生器 　　9.2.1 LCD顯示單元的工作原理 　　9.2.2 顯示邏輯設(shè)計的思路與流程 　　9.免費下載

  資源簡介：基于Verilog-hdl的硬件電路的實現(xiàn) 9.2 具有LCD顯示單元的可編程單脈沖發(fā)生器 　　9.2.1 LCD顯示單元的工作原理 　　9.2.2 顯示邏輯設(shè)計的思路與流程 　　9.2.3 LCD顯示單元的硬件實現(xiàn) 　　9.2.4 可編程單脈沖數(shù)據(jù)的BCD碼化 　　9.2.5 task的使用...

  標(biāo)簽： Verilog-hdl LCD 9.2 顯示單元

  上傳時間： 2014-06-23

  上傳用戶：xc216

• 基于Verilog-hdl的硬件電路的實現(xiàn) 9.3 脈沖計數(shù)與顯示 　　9.3.1 脈沖計數(shù)器的工作原理 　　9.3.2 計數(shù)模塊的設(shè)計與實現(xiàn) 　　9.3.3 parameter的使用免費下載

  資源簡介：基于Verilog-hdl的硬件電路的實現(xiàn) 9.3 脈沖計數(shù)與顯示 　　9.3.1 脈沖計數(shù)器的工作原理 　　9.3.2 計數(shù)模塊的設(shè)計與實現(xiàn) 　　9.3.3 parameter的使用方法 　　9.3.4 repeat循環(huán)語句的使用方法 　　9.3.5 系統(tǒng)函數(shù)$random的使用方法 　　9.3.6 脈...

  標(biāo)簽： Verilog-hdl parameter 9.3 硬件電路

  上傳時間： 2013-12-14

  上傳用戶：jeffery

• 基于Verilog-hdl的硬件電路的實現(xiàn) 9.4 脈沖頻率的測量與顯示 　　9.4.1 脈沖頻率的測量原理 　　9.4.2 頻率計的工作原理 　　9.4.3 頻率測量模塊的設(shè)計與實現(xiàn)免費下載

  資源簡介：基于Verilog-hdl的硬件電路的實現(xiàn) 9.4 脈沖頻率的測量與顯示 　　9.4.1 脈沖頻率的測量原理 　　9.4.2 頻率計的工作原理 　　9.4.3 頻率測量模塊的設(shè)計與實現(xiàn) 　　9.4.4 while循環(huán)語句的使用方法 　　9.4.5 門控信號發(fā)生模塊的設(shè)計與實現(xiàn) 　　9...

  標(biāo)簽： Verilog-hdl 9.4 脈沖 頻率

  上傳時間： 2013-12-01

  上傳用戶：frank1234

• 基于Verilog-hdl的硬件電路的實現(xiàn) 9.5 脈沖周期的測量與顯示 　　9.5.1 脈沖周期的測量原理 　　9.5.2 周期計的工作原理 　　9.5.3 周期測量模塊的設(shè)計與實現(xiàn)免費下載

  資源簡介：基于Verilog-hdl的硬件電路的實現(xiàn) 9.5 脈沖周期的測量與顯示 　　9.5.1 脈沖周期的測量原理 　　9.5.2 周期計的工作原理 　　9.5.3 周期測量模塊的設(shè)計與實現(xiàn) 　　9.5.4 forever循環(huán)語句的使用方法 　　9.5.5 disable禁止語句的使用方法 　　9....

  標(biāo)簽： Verilog-hdl 周期 9.5 脈沖

  上傳時間： 2015-09-16

  上傳用戶：皇族傳媒

• 基于Verilog-hdl的硬件電路的實現(xiàn) 9.8 基于256點陣的漢字顯示 　　9.8.1 單個靜止?jié)h字顯示的設(shè)計原理及其仿真實現(xiàn) 　　9.8.2 單個靜止?jié)h字顯示的硬件實現(xiàn) 　　9免費下載

  資源簡介：基于Verilog-hdl的硬件電路的實現(xiàn) 9.8 基于256點陣的漢字顯示 　　9.8.1 單個靜止?jié)h字顯示的設(shè)計原理及其仿真實現(xiàn) 　　9.8.2 單個靜止?jié)h字顯示的硬件實現(xiàn) 　　9.8.3 多個靜止?jié)h字顯示的設(shè)計原理及其硬件實現(xiàn) 　　9.8.4 單個運動漢字顯示的設(shè)計原理...

  標(biāo)簽： Verilog-hdl 漢字顯示 9.8 256

  上傳時間： 2013-12-31

  上傳用戶：l254587896

• 基于Verilog hdl的電梯系統(tǒng)設(shè)計免費下載

  資源簡介：基于Verilog hdl的電梯系統(tǒng)設(shè)計

  標(biāo)簽： Verilog hdl 電梯 系統(tǒng)設(shè)計

  上傳時間： 2015-11-22

  上傳用戶：Divine

• 基于verilog hdl的自動售貨機(jī)控制電路設(shè)計: 可以對5種不同種類的貨物進(jìn)行自動售貨,價格分別為A=1.00,B=1.50,C=1.80,D=3.10,E=5.00 。售貨機(jī)可以接受1元,5角免費下載

  資源簡介：基于verilog hdl的自動售貨機(jī)控制電路設(shè)計: 可以對5種不同種類的貨物進(jìn)行自動售貨,價格分別為A=1.00,B=1.50,C=1.80,D=3.10,E=5.00 。售貨機(jī)可以接受1元,5角,1角三種硬幣(即有三種輸入信號IY,IWJ,IYJ),并且在一個3位7段LED(二位代表元,一位代表角)顯示以投入...

  標(biāo)簽： verilog 1.00 1.50 1.80

  上傳時間： 2016-07-12

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• 基于Verilog hdl的異步FIFO設(shè)計與實現(xiàn)免費下載

  資源簡介：基于Verilog hdl的異步FIFO設(shè)計與實現(xiàn)

  標(biāo)簽： Verilog FIFO hdl

  上傳時間： 2013-12-19

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• 基于Verilog hdl的VGA驅(qū)動程序設(shè)計免費下載

  資源簡介：基于Verilog hdl的VGA驅(qū)動程序設(shè)計

  標(biāo)簽： Verilog hdl VGA 驅(qū)動

  上傳時間： 2014-12-03

  上傳用戶：ljt101007

• 基于Verilog hdl的流水燈程序設(shè)計免費下載

  資源簡介：基于Verilog hdl的流水燈程序設(shè)計

  標(biāo)簽： Verilog hdl 流水燈 程序設(shè)計

  上傳時間： 2013-12-03

  上傳用戶：黑漆漆

• 基于Verilog hdl的數(shù)碼管程序設(shè)計免費下載

  資源簡介：基于Verilog hdl的數(shù)碼管程序設(shè)計

  標(biāo)簽： Verilog hdl 數(shù)碼管 程序設(shè)計

  上傳時間： 2014-01-07

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• 基于Verilog-hdl的交通燈控制器設(shè)計免費下載

  資源簡介：基于Verilog-hdl的交通燈控制器設(shè)計這是一份非常不錯的資料，歡迎下載，希望對您有幫助！

  標(biāo)簽： verilog hdl 交通燈控制器

  上傳時間： 2021-12-20

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• 高清電子書-基于Verilog+hdl的通信系統(tǒng)設(shè)計免費下載

  資源簡介：高清電子書-基于Verilog+hdl的通信系統(tǒng)設(shè)計334頁

  標(biāo)簽： verilog hdl 通信系統(tǒng) FPGA

  上傳時間： 2022-02-16

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• 基于Verilog-hdl的硬件電路的實現(xiàn) 9.6 脈沖高電平和低電平持續(xù)時間的測量與顯示 　　9.6.1 脈沖高電平和低電平持續(xù)時間測量的工作原理 　　9.6.2 高低電平持續(xù)時間測量模免費下載

  資源簡介：基于Verilog-hdl的硬件電路的實現(xiàn) 9.6 脈沖高電平和低電平持續(xù)時間的測量與顯示 　　9.6.1 脈沖高電平和低電平持續(xù)時間測量的工作原理 　　9.6.2 高低電平持續(xù)時間測量模塊的設(shè)計與實現(xiàn) 　　9.6.3 改進(jìn)型高低電平持續(xù)時間測量模塊的設(shè)計與實現(xiàn) 　　...

  標(biāo)簽： Verilog-hdl 低電平 9.6 時間測量

  上傳時間： 2013-11-30

  上傳用戶：chenlong

• 基于Verilog-hdl的硬件電路的實現(xiàn) 9.7 步進(jìn)電機(jī)的控制 　　9.7.1 步進(jìn)電機(jī)驅(qū)動的邏輯符號 　　9.7.2 步進(jìn)電機(jī)驅(qū)動的時序圖 　　9.7.3 步進(jìn)電機(jī)驅(qū)動的邏輯框圖免費下載

  資源簡介：基于Verilog-hdl的硬件電路的實現(xiàn) 9.7 步進(jìn)電機(jī)的控制 　　9.7.1 步進(jìn)電機(jī)驅(qū)動的邏輯符號 　　9.7.2 步進(jìn)電機(jī)驅(qū)動的時序圖 　　9.7.3 步進(jìn)電機(jī)驅(qū)動的邏輯框圖 　　9.7.4 計數(shù)模塊的設(shè)計與實現(xiàn) 　　9.7.5 譯碼模塊的設(shè)計與實現(xiàn) 　　9.7.6 步進(jìn)電...

  標(biāo)簽： Verilog-hdl 步進(jìn)電機(jī)驅(qū)動 9.7 硬件電路

  上傳時間： 2014-01-23

  上傳用戶：拔絲土豆

• 基于AD985X系列的dds設(shè)計原理及注意事項免費下載

  資源簡介：基于AD985X系列的dds設(shè)計原理及注意事項，附有控制程序

  標(biāo)簽： 985X 985 dds AD

  上傳時間： 2013-12-04

  上傳用戶：a3318966

• 基于Verilog-hdl的轉(zhuǎn)子振動噪聲電壓峰值檢測免費下載

  資源簡介：基于Verilog-hdl的轉(zhuǎn)子振動噪聲電壓峰值檢測，值得學(xué)習(xí)啊，

  標(biāo)簽： Verilog-hdl 轉(zhuǎn)子 振動噪聲 峰值檢測

  上傳時間： 2013-12-15

  上傳用戶：Divine

• 基于Verilog-hdl的硬件電路的實現(xiàn) 9.4 脈沖頻率的測量與顯示免費下載

  資源簡介：基于Verilog-hdl的硬件電路的實現(xiàn) 9.4 脈沖頻率的測量與顯示

  標(biāo)簽： Verilog-hdl 9.4 硬件電路 測量

  上傳時間： 2013-12-27

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• 基于verilog hdl的一個USB 1.1的IP 核免費下載

  資源簡介：基于verilog hdl的一個USB 1.1的IP 核，內(nèi)有詳細(xì)文檔說明。

  標(biāo)簽： verilog hdl 1.1 USB

  上傳時間： 2013-12-20

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• 基于Verilog hdl 的一個CAN總線IP核。免費下載

  資源簡介：基于Verilog hdl 的一個CAN總線IP核。

  標(biāo)簽： Verilog hdl CAN IP核

  上傳時間： 2013-12-08

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• 基于Verilog hdl的SPI代碼免費下載

  資源簡介：基于Verilog hdl的SPI代碼，可在FPGA上實現(xiàn)SPI接口，請大家參考

  標(biāo)簽： Verilog hdl SPI 代碼

  上傳時間： 2017-05-24

  上傳用戶：www240697738

• 基于Verilog hdl的16位超前進(jìn)位加法器 分為3個功能子模塊免費下載

  資源簡介：基于Verilog hdl的16位超前進(jìn)位加法器 分為3個功能子模塊

  標(biāo)簽： Verilog hdl 進(jìn)位 加法器

  上傳時間： 2014-01-07

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• 基于FPGA器件的dds設(shè)計實現(xiàn)中的一個核心部分就是波形存儲表的設(shè)計。首先采用LPM_ROM和 Vhdl選擇語句這兩種方法進(jìn)行波形存儲表的設(shè)計和比較分析 然后考慮到硬件資源的有限性及dds的精度要 免費下載

  資源簡介：基于FPGA器件的dds設(shè)計實現(xiàn)中的一個核心部分就是波形存儲表的設(shè)計。首先采用LPM_ROM和 Vhdl選擇語句這兩種方法進(jìn)行波形存儲表的設(shè)計和比較分析 然后考慮到硬件資源的有限性及dds的精度要 求,對這兩種方法的程序進(jìn)行了優(yōu)化 最后對這兩種方法設(shè)計的程序進(jìn)行仿...

  標(biāo)簽： dds LPM_ROM FPGA Vhdl

  上傳時間： 2017-09-16

  上傳用戶：sardinescn

• 基于verilog hdl的UART串口接收子程序。免費下載

  資源簡介：基于verilog hdl的UART串口接收子程序。

  標(biāo)簽： verilog UART hdl 串口接收

  上傳時間： 2017-09-24

  上傳用戶：561596

• 基于verilog hdl的UART串口發(fā)送子程序。免費下載

  資源簡介：基于verilog hdl的UART串口發(fā)送子程序。

  標(biāo)簽： verilog UART hdl 串口發(fā)送

  上傳時間： 2017-09-24

  上傳用戶：aysyzxzm

• 基于verilog hdl的狀態(tài)機(jī)8位流水燈免費下載

  資源簡介：基于verilog hdl的狀態(tài)機(jī)8位流水燈.適合感興趣的人學(xué)習(xí)參考

  標(biāo)簽： verilog hdl 流水燈

  上傳時間： 2022-04-23

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• Verilog-hdl的數(shù)字系統(tǒng)設(shè)計入門教程CPLD篇免費下載

  資源簡介：本教程的目的是為了幫助大家進(jìn)行實戰(zhàn)演練，熟悉軟硬件的相關(guān)知識，而不是為了講解 Verilog hdl語言。所以在學(xué)習(xí)本教程之前，大家應(yīng)先學(xué)習(xí)Verilog hdl的基本語法知識和編程思想，我也寫過一個關(guān)于Verilog hdl學(xué)習(xí)建議的文章，大家可以看一下：http://www.5ifpg...

  標(biāo)簽： Verilog-hdl 數(shù)字系統(tǒng) cpld

  上傳時間： 2022-07-18

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• 基于Verilog hdl設(shè)計的多功能數(shù)字鐘免費下載

  資源簡介：基于Verilog hdl設(shè)計的多功能數(shù)字鐘，有興趣的

  標(biāo)簽： Verilog hdl 多功能 數(shù)字

  上傳時間： 2013-11-26

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