相 關(guān) 資 源

• 基于verilog HDL的一個(gè)USB 1.1的IP 核免費(fèi)下載

  資源簡(jiǎn)介：基于verilog HDL的一個(gè)USB 1.1的IP 核，內(nèi)有詳細(xì)文檔說明。

  標(biāo)簽： verilog HDL 1.1 USB

  上傳時(shí)間： 2013-12-20

  上傳用戶：731140412

• 基于verilog HDL的自動(dòng)售貨機(jī)控制電路設(shè)計(jì): 可以對(duì)5種不同種類的貨物進(jìn)行自動(dòng)售貨,價(jià)格分別為A=1.00,B=1.50,C=1.80,D=3.10,E=5.00 。售貨機(jī)可以接受1元,5角免費(fèi)下載

  資源簡(jiǎn)介：基于verilog HDL的自動(dòng)售貨機(jī)控制電路設(shè)計(jì): 可以對(duì)5種不同種類的貨物進(jìn)行自動(dòng)售貨,價(jià)格分別為A=1.00,B=1.50,C=1.80,D=3.10,E=5.00 。售貨機(jī)可以接受1元,5角,1角三種硬幣(即有三種輸入信號(hào)IY,IWJ,IYJ),并且在一個(gè)3位7段LED(二位代表元,一位代表角)顯示以投入...

  標(biāo)簽： verilog 1.00 1.50 1.80

  上傳時(shí)間： 2016-07-12

  上傳用戶：lanwei

• 基于verilog-HDL的硬件電路的實(shí)現(xiàn) 9.1 簡(jiǎn)單的可編程單脈沖發(fā)生器 　　9.1.1 由系統(tǒng)功能描述時(shí)序關(guān)系 　　9.1.2 流程圖的設(shè)計(jì) 　　9.1.3 系統(tǒng)功能描述 　　免費(fèi)下載

  資源簡(jiǎn)介：基于verilog-HDL的硬件電路的實(shí)現(xiàn) 9.1 簡(jiǎn)單的可編程單脈沖發(fā)生器 　　9.1.1 由系統(tǒng)功能描述時(shí)序關(guān)系 　　9.1.2 流程圖的設(shè)計(jì) 　　9.1.3 系統(tǒng)功能描述 　　9.1.4 邏輯框圖 　　9.1.5 延時(shí)模塊的詳細(xì)描述及仿真 　　9.1.6 功能模塊verilog-HDL描述...

  標(biāo)簽： verilog-HDL 9.1 功能描述

  上傳時(shí)間： 2015-09-16

  上傳用戶：chfanjiang

• 基于verilog-HDL的硬件電路的實(shí)現(xiàn) 9.2 具有LCD顯示單元的可編程單脈沖發(fā)生器 　　9.2.1 LCD顯示單元的工作原理 　　9.2.2 顯示邏輯設(shè)計(jì)的思路與流程 　　9.免費(fèi)下載

  資源簡(jiǎn)介：基于verilog-HDL的硬件電路的實(shí)現(xiàn) 9.2 具有LCD顯示單元的可編程單脈沖發(fā)生器 　　9.2.1 LCD顯示單元的工作原理 　　9.2.2 顯示邏輯設(shè)計(jì)的思路與流程 　　9.2.3 LCD顯示單元的硬件實(shí)現(xiàn) 　　9.2.4 可編程單脈沖數(shù)據(jù)的BCD碼化 　　9.2.5 task的使用...

  標(biāo)簽： verilog-HDL LCD 9.2 顯示單元

  上傳時(shí)間： 2014-06-23

  上傳用戶：xc216

• 基于verilog-HDL的硬件電路的實(shí)現(xiàn) 9.3 脈沖計(jì)數(shù)與顯示 　　9.3.1 脈沖計(jì)數(shù)器的工作原理 　　9.3.2 計(jì)數(shù)模塊的設(shè)計(jì)與實(shí)現(xiàn) 　　9.3.3 parameter的使用免費(fèi)下載

  資源簡(jiǎn)介：基于verilog-HDL的硬件電路的實(shí)現(xiàn) 9.3 脈沖計(jì)數(shù)與顯示 　　9.3.1 脈沖計(jì)數(shù)器的工作原理 　　9.3.2 計(jì)數(shù)模塊的設(shè)計(jì)與實(shí)現(xiàn) 　　9.3.3 parameter的使用方法 　　9.3.4 repeat循環(huán)語句的使用方法 　　9.3.5 系統(tǒng)函數(shù)$random的使用方法 　　9.3.6 脈...

  標(biāo)簽： verilog-HDL parameter 9.3 硬件電路

  上傳時(shí)間： 2013-12-14

  上傳用戶：jeffery

• 基于verilog-HDL的硬件電路的實(shí)現(xiàn) 9.4 脈沖頻率的測(cè)量與顯示 　　9.4.1 脈沖頻率的測(cè)量原理 　　9.4.2 頻率計(jì)的工作原理 　　9.4.3 頻率測(cè)量模塊的設(shè)計(jì)與實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：基于verilog-HDL的硬件電路的實(shí)現(xiàn) 9.4 脈沖頻率的測(cè)量與顯示 　　9.4.1 脈沖頻率的測(cè)量原理 　　9.4.2 頻率計(jì)的工作原理 　　9.4.3 頻率測(cè)量模塊的設(shè)計(jì)與實(shí)現(xiàn) 　　9.4.4 while循環(huán)語句的使用方法 　　9.4.5 門控信號(hào)發(fā)生模塊的設(shè)計(jì)與實(shí)現(xiàn) 　　9...

  標(biāo)簽： verilog-HDL 9.4 脈沖 頻率

  上傳時(shí)間： 2013-12-01

  上傳用戶：frank1234

• 基于verilog-HDL的硬件電路的實(shí)現(xiàn) 9.5 脈沖周期的測(cè)量與顯示 　　9.5.1 脈沖周期的測(cè)量原理 　　9.5.2 周期計(jì)的工作原理 　　9.5.3 周期測(cè)量模塊的設(shè)計(jì)與實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：基于verilog-HDL的硬件電路的實(shí)現(xiàn) 9.5 脈沖周期的測(cè)量與顯示 　　9.5.1 脈沖周期的測(cè)量原理 　　9.5.2 周期計(jì)的工作原理 　　9.5.3 周期測(cè)量模塊的設(shè)計(jì)與實(shí)現(xiàn) 　　9.5.4 forever循環(huán)語句的使用方法 　　9.5.5 disable禁止語句的使用方法 　　9....

  標(biāo)簽： verilog-HDL 周期 9.5 脈沖

  上傳時(shí)間： 2015-09-16

  上傳用戶：皇族傳媒

• 基于verilog-HDL的硬件電路的實(shí)現(xiàn) 9.6 脈沖高電平和低電平持續(xù)時(shí)間的測(cè)量與顯示 　　9.6.1 脈沖高電平和低電平持續(xù)時(shí)間測(cè)量的工作原理 　　9.6.2 高低電平持續(xù)時(shí)間測(cè)量模免費(fèi)下載

  資源簡(jiǎn)介：基于verilog-HDL的硬件電路的實(shí)現(xiàn) 9.6 脈沖高電平和低電平持續(xù)時(shí)間的測(cè)量與顯示 　　9.6.1 脈沖高電平和低電平持續(xù)時(shí)間測(cè)量的工作原理 　　9.6.2 高低電平持續(xù)時(shí)間測(cè)量模塊的設(shè)計(jì)與實(shí)現(xiàn) 　　9.6.3 改進(jìn)型高低電平持續(xù)時(shí)間測(cè)量模塊的設(shè)計(jì)與實(shí)現(xiàn) 　　...

  標(biāo)簽： verilog-HDL 低電平 9.6 時(shí)間測(cè)量

  上傳時(shí)間： 2013-11-30

  上傳用戶：chenlong

• 基于verilog-HDL的硬件電路的實(shí)現(xiàn) 9.7 步進(jìn)電機(jī)的控制 　　9.7.1 步進(jìn)電機(jī)驅(qū)動(dòng)的邏輯符號(hào) 　　9.7.2 步進(jìn)電機(jī)驅(qū)動(dòng)的時(shí)序圖 　　9.7.3 步進(jìn)電機(jī)驅(qū)動(dòng)的邏輯框圖免費(fèi)下載

  資源簡(jiǎn)介：基于verilog-HDL的硬件電路的實(shí)現(xiàn) 9.7 步進(jìn)電機(jī)的控制 　　9.7.1 步進(jìn)電機(jī)驅(qū)動(dòng)的邏輯符號(hào) 　　9.7.2 步進(jìn)電機(jī)驅(qū)動(dòng)的時(shí)序圖 　　9.7.3 步進(jìn)電機(jī)驅(qū)動(dòng)的邏輯框圖 　　9.7.4 計(jì)數(shù)模塊的設(shè)計(jì)與實(shí)現(xiàn) 　　9.7.5 譯碼模塊的設(shè)計(jì)與實(shí)現(xiàn) 　　9.7.6 步進(jìn)電...

  標(biāo)簽： verilog-HDL 步進(jìn)電機(jī)驅(qū)動(dòng) 9.7 硬件電路

  上傳時(shí)間： 2014-01-23

  上傳用戶：拔絲土豆

• 基于verilog-HDL的硬件電路的實(shí)現(xiàn) 9.8 基于256點(diǎn)陣的漢字顯示 　　9.8.1 單個(gè)靜止?jié)h字顯示的設(shè)計(jì)原理及其仿真實(shí)現(xiàn) 　　9.8.2 單個(gè)靜止?jié)h字顯示的硬件實(shí)現(xiàn) 　　9免費(fèi)下載

  資源簡(jiǎn)介：基于verilog-HDL的硬件電路的實(shí)現(xiàn) 9.8 基于256點(diǎn)陣的漢字顯示 　　9.8.1 單個(gè)靜止?jié)h字顯示的設(shè)計(jì)原理及其仿真實(shí)現(xiàn) 　　9.8.2 單個(gè)靜止?jié)h字顯示的硬件實(shí)現(xiàn) 　　9.8.3 多個(gè)靜止?jié)h字顯示的設(shè)計(jì)原理及其硬件實(shí)現(xiàn) 　　9.8.4 單個(gè)運(yùn)動(dòng)漢字顯示的設(shè)計(jì)原理...

  標(biāo)簽： verilog-HDL 漢字顯示 9.8 256

  上傳時(shí)間： 2013-12-31

  上傳用戶：l254587896

• 利用verilog實(shí)現(xiàn)的一個(gè)（2,1,2）卷積碼的編碼器,很有用的喲!免費(fèi)下載

  資源簡(jiǎn)介：利用verilog實(shí)現(xiàn)的一個(gè)（2,1,2）卷積碼的編碼器,很有用的喲!

  標(biāo)簽： verilog 卷積碼 編碼器

  上傳時(shí)間： 2016-07-08

  上傳用戶：hustfanenze

• 基于verilog HDL 的一個(gè)CAN總線IP核。免費(fèi)下載

  資源簡(jiǎn)介：基于verilog HDL 的一個(gè)CAN總線IP核。

  標(biāo)簽： verilog HDL CAN IP核

  上傳時(shí)間： 2013-12-08

  上傳用戶：yy541071797

• 基于verilog HDL設(shè)計(jì)的多功能數(shù)字鐘免費(fèi)下載

  資源簡(jiǎn)介：本文利用verilog HDL 語言自頂向下的設(shè)計(jì)方法設(shè)計(jì)多功能數(shù)字鐘，突出了其作為硬件描述語言的良好的可讀性、可移植性和易理解等優(yōu)點(diǎn)，并通過Altera QuartusⅡ 4.1 和ModelSim

  標(biāo)簽： verilog HDL 多功能 數(shù)字

  上傳時(shí)間： 2013-07-21

  上傳用戶：ve3344

• 基于verilog HDL設(shè)計(jì)的多功能數(shù)字鐘免費(fèi)下載

  資源簡(jiǎn)介：本文利用verilog HDL 語言自頂向下的設(shè)計(jì)方法設(shè)計(jì)多功能數(shù)字鐘，突出了其作為硬件描述語言的良好的可讀性、可移植性和易理解等優(yōu)點(diǎn)，并通過Altera QuartusⅡ 4.1 和ModelSim SE 6.0 完成綜合、仿真。此程序通過下載到FPGA 芯片后，可應(yīng)用于實(shí)際的數(shù)字鐘顯示中...

  標(biāo)簽： verilog HDL 多功能 數(shù)字

  上傳時(shí)間： 2013-11-10

  上傳用戶：hz07104032

• 基于verilog HDL語言的FPGA源程序免費(fèi)下載

  資源簡(jiǎn)介：本原碼是基于verilog HDL語言的FPGA原程序，主要用于測(cè)頻率，特點(diǎn)主要是可以更快地測(cè)頻。實(shí)時(shí)性更高。

  標(biāo)簽： verilog FPGA HDL 語言

  上傳時(shí)間： 2013-09-01

  上傳用戶：1417818867

• 本原碼是基于verilog HDL語言的FPGA原程序免費(fèi)下載

  資源簡(jiǎn)介：本原碼是基于verilog HDL語言的FPGA原程序，主要用于測(cè)頻率，特點(diǎn)主要是可以更快地測(cè)頻。實(shí)時(shí)性更高。

  標(biāo)簽： verilog FPGA HDL 語言

  上傳時(shí)間： 2015-08-04

  上傳用戶：15071087253

• 本原碼是基于verilog HDL語言編寫的免費(fèi)下載

  資源簡(jiǎn)介：本原碼是基于verilog HDL語言編寫的，實(shí)現(xiàn)了SPI接口設(shè)計(jì)，可以應(yīng)用于FPGA,實(shí)現(xiàn)SPI協(xié)議的接口設(shè)計(jì).在MAXII編譯成功,用Modelsim SE 6仿真成功.

  標(biāo)簽： verilog HDL 語言 編寫

  上傳時(shí)間： 2015-08-04

  上傳用戶：mikesering

• 基于PIC16C745單片機(jī)的一個(gè)USB樣例程序免費(fèi)下載

  資源簡(jiǎn)介：基于PIC16C745單片機(jī)的一個(gè)USB樣例程序

  標(biāo)簽： C745 PIC 16C 745

  上傳時(shí)間： 2014-07-06

  上傳用戶：shizhanincc

• 該工程是基于verilog HDL 語言編寫的幀傳輸協(xié)議HDLC幀的發(fā)送端代碼免費(fèi)下載

  資源簡(jiǎn)介：該工程是基于verilog HDL 語言編寫的幀傳輸協(xié)議HDLC幀的發(fā)送端代碼，會(huì)用QUATUSII的人都應(yīng)該知道如何使用，希望能給你帶來幫助

  標(biāo)簽： verilog HDLC HDL 幀

  上傳時(shí)間： 2014-11-22

  上傳用戶：3到15

• 基于verilog HDL的電梯系統(tǒng)設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：基于verilog HDL的電梯系統(tǒng)設(shè)計(jì)

  標(biāo)簽： verilog HDL 電梯 系統(tǒng)設(shè)計(jì)

  上傳時(shí)間： 2015-11-22

  上傳用戶：Divine

• 基于C8051F的一個(gè)USB固件程序,實(shí)現(xiàn)了控制通道描述符的傳輸,以及基本的BULK通道數(shù)據(jù)傳輸,對(duì)于USB設(shè)備開發(fā)初學(xué)者是一個(gè)很好的參考.可以參考該列子的描述符信息根據(jù)自己的設(shè)備相應(yīng)的改動(dòng)就能實(shí)現(xiàn)自免費(fèi)下載

  資源簡(jiǎn)介：基于C8051F的一個(gè)USB固件程序,實(shí)現(xiàn)了控制通道描述符的傳輸,以及基本的BULK通道數(shù)據(jù)傳輸,對(duì)于USB設(shè)備開發(fā)初學(xué)者是一個(gè)很好的參考.可以參考該列子的描述符信息根據(jù)自己的設(shè)備相應(yīng)的改動(dòng)就能實(shí)現(xiàn)自己設(shè)備的枚舉過程.

  標(biāo)簽： USB C8051F BULK 傳輸

  上傳時(shí)間： 2016-01-11

  上傳用戶：PresidentHuang

• 基于verilog HDL設(shè)計(jì)的多功能數(shù)字鐘免費(fèi)下載

  資源簡(jiǎn)介：基于verilog HDL設(shè)計(jì)的多功能數(shù)字鐘，有興趣的

  標(biāo)簽： verilog HDL 多功能 數(shù)字

  上傳時(shí)間： 2013-11-26

  上傳用戶：宋桃子

• tbuy1.1.5是在netbeans環(huán)境下用JSF技術(shù)編寫的一個(gè)論壇tbuy1.1.5是在netbeans環(huán)境下用JSF技術(shù)編寫的一個(gè)論壇免費(fèi)下載

  資源簡(jiǎn)介：tbuy1.1.5是在netbeans環(huán)境下用JSF技術(shù)編寫的一個(gè)論壇tbuy1.1.5是在netbeans環(huán)境下用JSF技術(shù)編寫的一個(gè)論壇

  標(biāo)簽： netbeans tbuy JSF 環(huán)境

  上傳時(shí)間： 2016-05-06

  上傳用戶：3到15

• 基于verilog-HDL的轉(zhuǎn)子振動(dòng)噪聲電壓峰值檢測(cè)免費(fèi)下載

  資源簡(jiǎn)介：基于verilog-HDL的轉(zhuǎn)子振動(dòng)噪聲電壓峰值檢測(cè)，值得學(xué)習(xí)啊，

  標(biāo)簽： verilog-HDL 轉(zhuǎn)子 振動(dòng)噪聲 峰值檢測(cè)

  上傳時(shí)間： 2013-12-15

  上傳用戶：Divine

• 基于verilog-HDL的硬件電路的實(shí)現(xiàn) 9.4 脈沖頻率的測(cè)量與顯示免費(fèi)下載

  資源簡(jiǎn)介：基于verilog-HDL的硬件電路的實(shí)現(xiàn) 9.4 脈沖頻率的測(cè)量與顯示

  標(biāo)簽： verilog-HDL 9.4 硬件電路 測(cè)量

  上傳時(shí)間： 2013-12-27

  上傳用戶：wangchong

• 基于verilog HDL的異步FIFO設(shè)計(jì)與實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：基于verilog HDL的異步FIFO設(shè)計(jì)與實(shí)現(xiàn)

  標(biāo)簽： verilog FIFO HDL

  上傳時(shí)間： 2013-12-19

  上傳用戶：a3318966

• 基于verilog HDL的VGA驅(qū)動(dòng)程序設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：基于verilog HDL的VGA驅(qū)動(dòng)程序設(shè)計(jì)

  標(biāo)簽： verilog HDL VGA 驅(qū)動(dòng)

  上傳時(shí)間： 2014-12-03

  上傳用戶：ljt101007

• 基于verilog HDL的流水燈程序設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：基于verilog HDL的流水燈程序設(shè)計(jì)

  標(biāo)簽： verilog HDL 流水燈 程序設(shè)計(jì)

  上傳時(shí)間： 2013-12-03

  上傳用戶：黑漆漆

• 基于verilog HDL的數(shù)碼管程序設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：基于verilog HDL的數(shù)碼管程序設(shè)計(jì)

  標(biāo)簽： verilog HDL 數(shù)碼管 程序設(shè)計(jì)

  上傳時(shí)間： 2014-01-07

  上傳用戶：zxc23456789

• 基于ALTERA CYCLONE 系列的一個(gè)USB實(shí)驗(yàn)例程免費(fèi)下載

  資源簡(jiǎn)介：基于ALTERA CYCLONE 系列的一個(gè)USB實(shí)驗(yàn)例程

  標(biāo)簽： CYCLONE ALTERA USB 實(shí)驗(yàn)

  上傳時(shí)間： 2014-01-21

  上傳用戶：003030