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DDR SDRAM控制器的VHDL源代碼

  • 資源大小:130 K
  • 上傳時間: 2014-11-01
  • 上傳用戶:zaindyclg
  • 資源積分:2 下載積分
  • 標      簽: SDRAM VHDL DDR 控制器

資 源 簡 介

DDR SDRAM控制器的VHDL源代碼,含詳細設計文檔。 The DDR, DCM, and SelectI/O™ features in the Virtex™ -II architecture make it the perfect choice for implementing a controller of a Double Data Rate (DDR) SDRAM. The Digital Clock Manager (DCM) provides the required Delay Locked Loop (DLL), Digital Phase Shift (DPS), and Digital Frequency Synthesis (DFS) functions. This application note describes a controller design for a 16-bit DDR SDRAM. The application note and reference design are enhanced versions of XAPP200 targeted to the Virtex-II series of FPGAs. At a clock rate of 133 MHz, 16-bit data changes at both clock edges. The reference design is fully synthesizable and achieves 133 MHz performance with automatic place and route tools.

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