好用的浮點乘法器,可完成32位IEEE格式的浮點乘法,經過仿真通過
資源簡介:好用的浮點乘法器,可完成32位IEEE格式的浮點乘法,經過仿真通過
上傳時間: 2014-01-03
上傳用戶:heart520beat
資源簡介:這是我用verilog hdl語言寫的浮點乘法器,用的是基4的booth算法,對于部分積使用了5-2壓縮和3-2壓縮,歡迎大家指點,也歡迎大家把它改成流水線以提高速度.
上傳時間: 2013-11-29
上傳用戶:jjj0202
資源簡介:新型的浮點乘法器 用csa來實現可以用在浮點乘法器的地方
上傳時間: 2016-12-27
上傳用戶:wff
資源簡介:32位浮點乘法器的設計,講的挺好的,供參考啊
上傳時間: 2013-11-28
上傳用戶:manking0408
資源簡介:ieee公布的標準8位浮點乘法器,可綜合。采用標準算法。
上傳時間: 2013-12-26
上傳用戶:dave520l
資源簡介:高效結構的多輸入浮點乘法器在FPGA上的實現
上傳時間: 2013-11-28
上傳用戶:sammi
資源簡介:一種用VHDL語言描述的浮點乘前規格化的源代碼編程
上傳時間: 2014-01-20
上傳用戶:jennyzai
資源簡介:一個好用的角點檢測程序,精度比較高 很好使
上傳時間: 2014-10-12
上傳用戶:iswlkje
資源簡介:32位高性能浮點乘法器芯片設計研究.pdf
上傳時間: 2016-12-08
上傳用戶:hjshhyy
資源簡介:一個32位元的浮點數乘法器,可將兩IEEE 754格式的值進行相乘
上傳時間: 2013-12-26
上傳用戶:yuanyuan123
資源簡介:利用verilog hdl編寫的浮點加法器運算單元,單精度。
上傳時間: 2013-11-29
上傳用戶:王慶才
資源簡介:介紹關于FPGA的浮點加法器運算單元設計
上傳時間: 2014-01-24
上傳用戶:kbnswdifs
資源簡介:基于VHDL語言的32位單精度的浮點加法器
上傳時間: 2017-09-09
上傳用戶:manking0408
資源簡介:在很多高精度計算場合需要采用浮點運算。過去用門電路進行各種運算通常為定點運算,但其計算精度有限。隨著現場可編程門陣(FPGA)的迅速發展,可以采用FPGA實現浮點運算。 本文首先介紹定點數和浮點數的格式,完成基于FPGA的幾種常用浮點運算器的VHDL設計,...
上傳時間: 2013-05-20
上傳用戶:hechao3225
資源簡介:設計了一個基于FPGA的單精度浮點數乘法器.設計中采用改進的帶偏移量的冗余Booth3算法和跳躍式Wallace樹型結構,并提出對Wallace樹產生的2個偽和采用部分相加的方式,提高了乘法器的運算速度;加入對特殊值的處理模塊,完善了乘法器的功能.本設計在Altera DE2開發...
上傳時間: 2013-10-09
上傳用戶:xjy441694216
資源簡介:設計了一個基于FPGA的單精度浮點數乘法器.設計中采用改進的帶偏移量的冗余Booth3算法和跳躍式Wallace樹型結構,并提出對Wallace樹產生的2個偽和采用部分相加的方式,提高了乘法器的運算速度;加入對特殊值的處理模塊,完善了乘法器的功能.本設計在Altera DE2開發...
上傳時間: 2013-10-13
上傳用戶:yl1140vista
資源簡介:verilog編寫的32位浮點加法器
上傳時間: 2015-03-09
上傳用戶:372825274
資源簡介:用vhdl語言設計CPU中的一部分:乘法器的設計,包括多種乘法器的設計方法!內容為英文
上傳時間: 2015-06-11
上傳用戶:450976175
資源簡介:浮點加法器的VHDL算法設計 浮點加法器的VHDL算法設計
上傳時間: 2014-01-13
上傳用戶:z754970244
資源簡介:用walsh算法實現的符號數乘法器,asic流片時,可以不用公司的付費乘法器的ip core.
上傳時間: 2015-06-22
上傳用戶:liuchee
資源簡介:點對點聊天工具,很好用的呀!有客戶端和服務器端
上傳時間: 2015-12-24
上傳用戶:tonyshao
資源簡介:經典的浮點運算VHDL源代碼,是FPGA開發和VHDL學習的好資料!
上傳時間: 2016-01-02
上傳用戶:lhw888
資源簡介:很好用的盜號工具,大家可以用一下,給點意見
上傳時間: 2014-11-27
上傳用戶:戀天使569
資源簡介:還是同學錄 功能較為的簡單點 挺好用的
上傳時間: 2014-01-01
上傳用戶:guanliya
資源簡介:用VHDL寫的4*4乘法器,學習VHDL語言的可以
上傳時間: 2014-11-24
上傳用戶:JasonC
資源簡介:一種用VHDL語言描述的浮點前規格化的源代碼編程
上傳時間: 2013-12-28
上傳用戶:lijianyu172
資源簡介:一種用VHDL語言描述的浮點除前規格化的源代碼編程
上傳時間: 2014-01-16
上傳用戶:cmc_68289287
資源簡介:一種用VHDL語言描述的浮點平方根前規格化的源代碼編程
上傳時間: 2014-01-22
上傳用戶:hzy5825468
資源簡介:用xilinx寫的vhdl乘法器。是二進制的兩位乘法器。里面含有代碼和電路圖。
上傳時間: 2014-01-10
上傳用戶:xiaoyunyun
資源簡介:用HDPLD實現的高速并行乘法器,其輸入為兩個帶符號位的4位二進制數
上傳時間: 2017-05-16
上傳用戶:rocwangdp