浮點加法器的VHDL算法設計 浮點加法器的VHDL算法設計
資源簡介：浮點加法器的VHDL算法設計 浮點加法器的VHDL算法設計
上傳時間： 2014-01-13
上傳用戶：z754970244
資源簡介：用單片機匯編語言寫的使用的子程序 包擴浮點書的加減還有 模糊算法
上傳時間： 2014-01-08
上傳用戶：葉山豪
資源簡介：【經典設計】VHDL源代碼下載～～ 其中經典的設計有：【自動售貨機】、【電子鐘】、【紅綠燈交通信號系統】、【步進電機定位控制系統】、【直流電機速度控制系統】、【計算器】、【點陣列LED顯示控制系統】 基本數字邏輯設計有：【鎖存器】、【多路選擇器】...
上傳時間： 2015-06-16
上傳用戶：chenxichenyue
資源簡介：浮點型的乘法器,采用VHDL語言描述浮點型的乘法器,文中包含測試文件
上傳時間： 2013-12-16
上傳用戶：asdfasdfd
資源簡介：本設計是用32位的并行全加器的,可以實現浮點運算!
上傳時間： 2014-01-22
上傳用戶：WMC_geophy
資源簡介：ieee公布的標準8位浮點乘法器，可綜合。采用標準算法。
上傳時間： 2013-12-26
上傳用戶：dave520l
資源簡介：該論文闡述了用于硬件信號處理的基于4基數12點快速傅立葉變換的VHDL核的設計過程。作者：Vite-Frias Jose Alberto、Romero-Troncoso Rene de Jesus、Ordaz-Moreno
上傳時間： 2014-01-23
上傳用戶：xmsmh
資源簡介：里面是一個FIR濾波器的設計報告 里面有具體的 代碼 等等 加法器 乘法器 見發起 等等 承平
上傳時間： 2014-01-10
上傳用戶：iswlkje
資源簡介：通過讀取已有的由matlab產生的數據文件進行1024點浮點fft運算的c程序.其中,radix2()實現基2算法,ChangeOrder(）實現變址運算.
上傳時間： 2016-05-27
上傳用戶：xwd2010
資源簡介：Quartus2實現的四位進制并行加法器 用VHDL語言實現
上傳時間： 2016-05-30
上傳用戶：yzhl1988
資源簡介：組合電路的設計8位加法器設計(ADD8.vhd)
上傳時間： 2016-10-13
上傳用戶：gonuiln
資源簡介：一個用Java制作的實現“復數”各種操作的計算器。包括 加減乘除根模 自然對數 實冪指數 虛冪指數 正弦 余弦 正切。 主要是各種算法和類的設計。 可以供初學面向對象程序設計和Java的同學參考。
上傳時間： 2016-12-01
上傳用戶：trepb001
資源簡介：FPGA 開發板源碼。芯片為Mars EP1C6F.VHDL語言。可實現一些基本的功能。如乘法器、加法器、多路選擇器等。
上傳時間： 2017-05-25
上傳用戶：shizhanincc
資源簡介：操作系統課程設計生產者－消費者模擬算法。（我上傳的為幾種不同的算法,我這里還有好多，大家可以加我QQ聯系）
上傳時間： 2015-01-10
上傳用戶：asdfasdfd
資源簡介：文件包為浮點快速傅立葉變換（32點）的匯編代碼，運行在ADI的Visual DSP++平臺上，由于結合了并行流水線指令，該算法具有很高的運行效率，可以被廣泛使用在高速數字信號處理方面。
上傳時間： 2015-10-28
上傳用戶：lvzhr
資源簡介：數字通信系統的設計及其性能和所傳輸的數字信號的統計特性有關。所謂 加擾技術，就是不增加多余度而擾亂信號，改變數字信號的統計特性，使其近 似于白噪聲統計特性的一種技術。這種技術的基礎是建立在反饋移位寄存器序 列（偽隨機序列）理論之上的。解擾是加...
上傳時間： 2014-01-23
上傳用戶：star_in_rain
資源簡介：cpu設計中關于加法器，乘法器，除法器設計的ppt，希望對硬件學習的人有幫助
上傳時間： 2016-02-09
上傳用戶：671145514
資源簡介：算法設計的實驗報告 包括Bottom-Up Merge Sorting算法、插入排序算法Heaps的創建堆、堆排序算法、按秩合并算法以及帶路徑壓縮算法、實現查找第K小元素算法、實現快速排序算法、實現平面內最接近點對算法、實現最長公共子序列算法、實現矩陣鏈相乘算法、實現0...
上傳時間： 2017-02-02
上傳用戶：戀天使569
資源簡介：針對點云數據局部集中的特點,使用差值預測對點云數據進行預測處理 在預測的同時,根據IEEE2754 浮點數標準,簡化浮點數的尾數,使用3. 5 Byte來表示一個浮點數,以提高壓縮效果 然后對預測數據中連續重 復的字節使用該字節加該字節重復的次數的方式存儲 最后對...
上傳時間： 2017-04-24
上傳用戶：qwe1234
資源簡介：EDA課程設計報告(交通信號控制器的VHDL的設計)，VHDL語言！！1
上傳時間： 2013-06-23
上傳用戶：壞壞的華仔
資源簡介：夏宇聞著作：從算法設計到硬線邏輯的實現，fpga經驗談，數字信號處理的FPGA實現
上傳時間： 2013-04-24
上傳用戶：handless
資源簡介：基于FPGA的高性能32位浮點FFTIP核的開發，適合fpga工程技術人員參考
上傳時間： 2013-08-07
上傳用戶：清風冷雨
資源簡介：夏宇聞著作：從算法設計到硬線邏輯的實現,講解比較詳細，是一本不錯的參考資料
上傳時間： 2013-08-16
上傳用戶：hzy5825468
資源簡介：一個通用的矩陣綜合算法；能實現加、減、乘、轉置以及初始化設置功能(大小和初值)。
上傳時間： 2014-02-18
上傳用戶：Thuan
資源簡介：二: 普通計算器的設計說明: 1 普通計算器的主要功能(普通計算與逆波蘭計算): 1.1主要功能: 包括 a普通加減乘除運算及帶括號的運算 b各類三角與反三角運算（可實現角度與弧度的切換） c邏輯運算， d階乘與分解質因數等 e各種復雜物理常數的記憶功能 f對運算過...
上傳時間： 2013-11-26
上傳用戶：yzy6007
資源簡介：示范如何利用 XOR 算法針對文件進行加解密的程序
上傳時間： 2013-12-16
上傳用戶：wang0123456789
資源簡介：一般的快速DCT算法只有8點和16點的，我這里提供任意長度（2的冪次方）的DCT快速算法原代碼
上傳時間： 2015-01-31
上傳用戶：jeffery
資源簡介：/*數字三角形問題 問題描述： 給定一個由n行數字組成的數字三角形如下圖所示。試設計一個算法,計算出從三角形的頂至底的一條路徑,使該路徑經過的數字總和最大。 7 3 8 8 1 0 2 7 4 4 4 5 2 6 5 編程任務： 對于給定的由n行數字組成的數字三角形,編程計算從三...
上傳時間： 2013-12-16
上傳用戶：ccclll
資源簡介：計算機算法設計與分析_1,主要講述算法以及分析,是本經典的電子書(上)
上傳時間： 2014-01-02
上傳用戶：sammi
資源簡介：一個64位的Des加/解密算法。主要完成對字符串的加解密。當然略加處理也可以進行文件的加解密。
上傳時間： 2013-12-08
上傳用戶：王楚楚
