相 關 資 源

• 浮點型的乘法器,采用VHDL語言描述浮點型的乘法器,文中包含測試文件免費下載

  資源簡介：浮點型的乘法器,采用VHDL語言描述浮點型的乘法器,文中包含測試文件

  標簽： VHDL 浮點 乘法器 測試

  上傳時間： 2013-12-16

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• 無符號類型的除法器,有VHDL語言描述了無符號的除法器,包括測試文件免費下載

  資源簡介：無符號類型的除法器,有VHDL語言描述了無符號的除法器,包括測試文件

  標簽： VHDL 符號 除法器 測試

  上傳時間： 2016-04-11

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• 8051的IP,采用VHDL語言描述,支持intel的HEX格式,包括中斷,定時器等.免費下載

  資源簡介：8051的IP,采用VHDL語言描述,支持intel的HEX格式,包括中斷,定時器等.

  標簽： intel 8051 VHDL HEX

  上傳時間： 2016-12-23

  上傳用戶：1079836864

• 采用VHDL語言設計一個4通道的數(shù)據(jù)采集控制模塊。系統(tǒng)的功能描述如下： 1.系統(tǒng)主時鐘為100 MHz。 2.數(shù)據(jù)為16位-數(shù)據(jù)線上連續(xù)2次00FF后數(shù)據(jù)傳輸開始。 3.系統(tǒng)內部總線寬度為8位。免費下載

  資源簡介：采用VHDL語言設計一個4通道的數(shù)據(jù)采集控制模塊。系統(tǒng)的功能描述如下： 1.系統(tǒng)主時鐘為100 MHz。 2.數(shù)據(jù)為16位-數(shù)據(jù)線上連續(xù)2次00FF后數(shù)據(jù)傳輸開始。 3.系統(tǒng)內部總線寬度為8位。 4.共有4個通道（ch1、ch2、ch3、ch4），每個通道配備100 Bytes的RAM，當存滿...

  標簽： VHDL 100 MHz

  上傳時間： 2013-12-25

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• 采用VHDL語言設計一個4通道的數(shù)據(jù)采集控制模塊.免費下載

  資源簡介：采用VHDL語言設計一個4通道的數(shù)據(jù)采集控制模塊.

  標簽： VHDL 數(shù)據(jù)采集

  上傳時間： 2022-04-25

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• 摘要 探討了IP 核的驗證與測試的方法及其和 VHDL語言在 IC 設計中的應用 并給出了其在RISC8 框架 CPU 核中的下載實例．免費下載

  資源簡介：摘要 探討了IP 核的驗證與測試的方法及其和 VHDL語言在 IC 設計中的應用 并給出了其在RISC8 框架 CPU 核中的下載實例．

  標簽： RISC8 VHDL CPU IC

  上傳時間： 2014-07-11

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• 顯示LCD,采用VHDL語言編寫免費下載

  資源簡介：顯示LCD,采用VHDL語言編寫，基于1602的顯示模塊

  標簽： VHDL LCD 語言 編寫

  上傳時間： 2014-01-10

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• FM收音機的解碼及控制器VHDL語言實現(xiàn)免費下載

  資源簡介：FM收音機的解碼及控制器VHDL語言實現(xiàn)，Xilinx提供的．別謝我．

  標簽： VHDL FM收音機 解碼 控制器

  上傳時間： 2015-07-17

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• UART的rs232通信接口VHDL語言免費下載

  資源簡介：UART的rs232通信接口VHDL語言，里面有詳細的介紹

  標簽： UART VHDL 232 rs

  上傳時間： 2014-01-15

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• 關于LCD的編程程序 采用C語言編寫免費下載

  資源簡介：關于LCD的編程程序 采用C語言編寫，用于LCD的測試

  標簽： LCD C語言 編程 程序

  上傳時間： 2013-12-25

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• 8位全加器的VHDL語言描述免費下載

  資源簡介：8位全加器的VHDL語言描述，有需要的頂一下。

  標簽： VHDL 8位 全加器 語言

  上傳時間： 2017-05-30

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• 使用VHDL語言描述的單精度浮點處理器。源代碼來自國外網站。可實現(xiàn)單精度浮點數(shù)的加減乘運算。免費下載

  資源簡介：使用VHDL語言描述的單精度浮點處理器。源代碼來自國外網站。可實現(xiàn)單精度浮點數(shù)的加減乘運算。

  標簽： VHDL 精度 語言 浮點處理器

  上傳時間： 2016-05-04

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• 一種用VHDL語言描述的浮點乘前規(guī)格化的源代碼編程免費下載

  資源簡介：一種用VHDL語言描述的浮點乘前規(guī)格化的源代碼編程

  標簽： VHDL 語言 浮點 規(guī)格

  上傳時間： 2014-01-20

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• 12乘12的乘法器 采用adhl語言編寫免費下載

  資源簡介：12乘12的乘法器 采用adhl語言編寫

  標簽： adhl 乘法器 語言 編寫

  上傳時間： 2014-01-11

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• 乘法器的VHDL語言描述.本人調試已經通過免費下載

  資源簡介：乘法器的VHDL語言描述.本人調試已經通過

  標簽： VHDL 乘法器 語言 調試

  上傳時間： 2013-12-17

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• 一種用VHDL語言描述的浮點前規(guī)格化的源代碼編程免費下載

  資源簡介：一種用VHDL語言描述的浮點前規(guī)格化的源代碼編程

  標簽： VHDL 語言 浮點 規(guī)格

  上傳時間： 2013-12-28

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• 一種用VHDL語言描述的浮點除前規(guī)格化的源代碼編程免費下載

  資源簡介：一種用VHDL語言描述的浮點除前規(guī)格化的源代碼編程

  標簽： VHDL 語言 浮點 規(guī)格

  上傳時間： 2014-01-16

  上傳用戶：cmc_68289287

• 一種用VHDL語言描述的浮點平方根前規(guī)格化的源代碼編程免費下載

  資源簡介：一種用VHDL語言描述的浮點平方根前規(guī)格化的源代碼編程

  標簽： VHDL 語言 浮點 平方根

  上傳時間： 2014-01-22

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• VHDL語言的100個例子 VHDL語言100例 第1例 帶控制端口的加法器 第2例 無控制端口的加法器 第3例 乘法器 第4例 比較器 第5例 二路選擇器 第6例 寄存器 第7例 移免費下載

  資源簡介：VHDL語言的100個例子 VHDL語言100例 第1例 帶控制端口的加法器 第2例 無控制端口的加法器 第3例 乘法器 第4例 比較器 第5例 二路選擇器 第6例 寄存器 第7例 移位寄存器 第8例 綜合單元庫 第9例 七值邏輯與基本數(shù)據(jù)類型 第10例 函數(shù)

  標簽： 100 VHDL VHDL 語言

  上傳時間： 2013-12-13

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• 用VHDL語言描述的幾個乘法器實例免費下載

  資源簡介：用VHDL語言描述的幾個乘法器實例，如串行陣列乘法器等

  標簽： VHDL 語言 乘法器

  上傳時間： 2017-07-21

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• 采用VHDL語言實現(xiàn)正弦波形的生成，主要使用的dds技術免費下載

  資源簡介：采用VHDL語言實現(xiàn)正弦波形的生成。主要使用的dds技術。

  標簽： VHDL dds 語言 正弦

  上傳時間： 2013-08-09

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• 數(shù)控振蕩器的頻率控制字寄存器、相位控制字寄存器、累加器和加法器可以用VHDL語言描述免費下載

  資源簡介：數(shù)控振蕩器的頻率控制字寄存器、相位控制字寄存器、累加器和加法器可以用VHDL語言描述，集成在一個模塊中，提供VHDL源程序供大家學習和討論。\r\n

  標簽： VHDL 寄存器 數(shù)控振蕩器 加法器

  上傳時間： 2013-09-04

  上傳用戶：a471778

• cpld的入門交流：CPLD的跑馬燈一個簡易型cpld試驗電路用VHDL語言免費下載

  資源簡介：cpld的入門交流：CPLD的跑馬燈一個簡易型cpld試驗電路用VHDL語言遍的

  標簽： cpld CPLD VHDL 交流

  上傳時間： 2013-09-06

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• cpld的入門交流：CPLD的跑馬燈一個簡易型cpld試驗電路用VHDL語言遍的免費下載

  資源簡介：cpld的入門交流：CPLD的跑馬燈一個簡易型cpld試驗電路用VHDL語言遍的

  標簽： cpld CPLD VHDL 交流

  上傳時間： 2013-12-18

  上傳用戶：gengxiaochao

• 數(shù)控振蕩器的頻率控制字寄存器、相位控制字寄存器、累加器和加法器可以用VHDL語言描述免費下載

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  標簽： VHDL 寄存器 數(shù)控振蕩器 加法器

  上傳時間： 2014-08-31

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• 采用VHDL語言編寫的16x2液晶顯示模塊的驅動程序。在quartus中編譯完成免費下載

  資源簡介：采用VHDL語言編寫的16x2液晶顯示模塊的驅動程序。在quartus中編譯完成，可直接運行

  標簽： quartus VHDL 16x2 語言

  上傳時間： 2015-12-22

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• 采用VHDL語言編寫的自動售貨機程序。如有需要的可以下載參考免費下載

  資源簡介：采用VHDL語言編寫的自動售貨機程序。如有需要的可以下載參考

  標簽： VHDL 語言 編寫 程序

  上傳時間： 2016-03-08

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• Quartus2實現(xiàn)的四位進制并行加法器 用VHDL語言實現(xiàn)免費下載

  資源簡介：Quartus2實現(xiàn)的四位進制并行加法器 用VHDL語言實現(xiàn)

  標簽： Quartus2 VHDL 進制 并行

  上傳時間： 2016-05-30

  上傳用戶：yzhl1988

• 此程序采用VHDL語言免費下載

  資源簡介：此程序采用VHDL語言，完成在16位十六進制加法器的基礎上將輸出進行BCD碼轉換，實現(xiàn)輸出是BCD碼的16位二進制加法器

  標簽： VHDL 程序 語言

  上傳時間： 2016-06-18

  上傳用戶：小鵬

• 此程序采用VHDL語言免費下載

  資源簡介：此程序采用VHDL語言，完成在32位十六進制加法器的基礎上將輸出進行BCD碼轉換，實現(xiàn)輸出是BCD碼的32位二進制加法器

  標簽： VHDL 程序 語言

  上傳時間： 2016-06-18

  上傳用戶：songnanhua