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編譯 電子綜合設計試驗箱程序
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一個關于
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6.0的破解軟件
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VERILOG HDL 實際工控項目源碼 開發(fā)工具 altera
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一個基于
Quartus2
的等精度頻率計的設計
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Quartus2
編譯環(huán)境 最新的cpld開發(fā)環(huán)境
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整型數(shù)據(jù)轉換為二進制數(shù)據(jù)的實驗。全部都是整個文件夾上傳的。可以用
Quartus2
直接運行的。
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搶答器。可以直接用
Quartus2
運行
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Quartus2
實現(xiàn)的四位進制并行加法器 用VHDL語言實現(xiàn)
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采用
Quartus2
編寫的電子秒表電路 實現(xiàn)計時、暫停等功能
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采用
Quartus2
編寫的數(shù)碼管掃描顯示電路 共有三個電路 電路1:當按下啟動計時按鈕時
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