用HDPLD實(shí)現(xiàn)的高速并行乘法器，其輸入為兩個(gè)帶符號(hào)位的4位二進(jìn)制數(shù)
資源簡(jiǎn)介：用HDPLD實(shí)現(xiàn)的高速并行乘法器，其輸入為兩個(gè)帶符號(hào)位的4位二進(jìn)制數(shù)
上傳時(shí)間： 2017-05-16
上傳用戶：rocwangdp
資源簡(jiǎn)介：用walsh算法實(shí)現(xiàn)的符號(hào)數(shù)乘法器,asic流片時(shí),可以不用公司的付費(fèi)乘法器的ip core.
上傳時(shí)間： 2015-06-22
上傳用戶：liuchee
資源簡(jiǎn)介：本源碼是高速并行乘法器的設(shè)計(jì)源碼，開(kāi)發(fā)軟件為MAX+PLUS.輸入為兩個(gè)帶符號(hào)的二進(jìn)制數(shù)
上傳時(shí)間： 2015-10-18
上傳用戶：sunjet
資源簡(jiǎn)介：veilog實(shí)現(xiàn)的狀態(tài)機(jī)乘法器.可以參考
上傳時(shí)間： 2013-12-31
上傳用戶：yulg
資源簡(jiǎn)介：用nRF2401實(shí)現(xiàn)的高速無(wú)線測(cè)量系統(tǒng).nRF2401是單片射頻收發(fā)芯片，工作于2.4～2.5GHz ISM頻段，芯片內(nèi)置頻率合成器、功率放大器、晶體振蕩器和調(diào)制器等功能模塊，輸出功率和通信頻道可通過(guò)程序進(jìn)行配置。
上傳時(shí)間： 2016-07-20
上傳用戶：maizezhen
資源簡(jiǎn)介：用VHDL寫(xiě)的4*4乘法器，學(xué)習(xí)VHDL語(yǔ)言的可以
上傳時(shí)間： 2014-11-24
上傳用戶：JasonC
資源簡(jiǎn)介：用VC++實(shí)現(xiàn)的對(duì)并行計(jì)算和進(jìn)化計(jì)算中分類問(wèn)題，讀取數(shù)據(jù)文件的源程序
上傳時(shí)間： 2016-12-29
上傳用戶：zhangjinzj
資源簡(jiǎn)介：這是用VHDL實(shí)現(xiàn)的8位加法器，對(duì)新手有點(diǎn)幫助。
上傳時(shí)間： 2014-01-05
上傳用戶：1079836864
資源簡(jiǎn)介：VHDL實(shí)現(xiàn)的8位乘法器，所有仿真全部通過(guò)
上傳時(shí)間： 2013-12-04
上傳用戶：wkchong
資源簡(jiǎn)介：用VHDL寫(xiě)的一個(gè)32位并行乘法器的源代碼，已經(jīng)過(guò)驗(yàn)證，可以直接使用
上傳時(shí)間： 2014-01-06
上傳用戶：hoperingcong
資源簡(jiǎn)介：用vhdl語(yǔ)言 來(lái)實(shí)現(xiàn) 四位并行加法器的功能 是本科生的必學(xué)內(nèi)容
上傳時(shí)間： 2016-10-27
上傳用戶：xg262122
資源簡(jiǎn)介：新型的浮點(diǎn)乘法器 用csa來(lái)實(shí)現(xiàn)可以用在浮點(diǎn)乘法器的地方
上傳時(shí)間： 2016-12-27
上傳用戶：wff
資源簡(jiǎn)介：VHDL：用狀態(tài)機(jī)的方法實(shí)現(xiàn)一個(gè)8位乘法器
上傳時(shí)間： 2017-01-25
上傳用戶：cccole0605
資源簡(jiǎn)介：用VerilogHDL的16*16乘法器的設(shè)計(jì)實(shí)現(xiàn)，采用的是移位相乘方法
上傳時(shí)間： 2017-08-29
上傳用戶：haoxiyizhong
資源簡(jiǎn)介：隨著信息時(shí)代的到來(lái)，用戶對(duì)數(shù)據(jù)保護(hù)和傳輸可靠性的要求也在不斷提高。由于信道衰落，信號(hào)經(jīng)信道傳輸后，到達(dá)接收端不可避免地會(huì)受到干擾而出現(xiàn)信號(hào)失真。因此需要采用差錯(cuò)控制技術(shù)來(lái)檢測(cè)和糾正由信道失真引起的信息傳輸錯(cuò)誤。RS（Reed—Solomon）碼是差錯(cuò)控...
上傳時(shí)間： 2013-04-24
上傳用戶：思琦琦
資源簡(jiǎn)介：用vhdl實(shí)現(xiàn)的除法器
上傳時(shí)間： 2013-08-28
上傳用戶：wd450412225
資源簡(jiǎn)介：用verilog實(shí)現(xiàn)的四乘四鍵盤(pán)程序,在Quartus II上編譯通過(guò)并成功
上傳時(shí)間： 2015-05-13
上傳用戶：ruan2570406
資源簡(jiǎn)介：用vhdl語(yǔ)言設(shè)計(jì)CPU中的一部分：乘法器的設(shè)計(jì)，包括多種乘法器的設(shè)計(jì)方法！內(nèi)容為英文
上傳時(shí)間： 2015-06-11
上傳用戶：450976175
資源簡(jiǎn)介：用ＯＰＥＮＭＰ編寫(xiě)的 并行實(shí)現(xiàn)快速排序的程序！
上傳時(shí)間： 2015-08-14
上傳用戶：zhangjinzj
資源簡(jiǎn)介：可用的4位乘法器，用VHDL在FPGA中實(shí)現(xiàn)
上傳時(shí)間： 2013-12-27
上傳用戶：xhz1993
資源簡(jiǎn)介：這是一個(gè)用verilog實(shí)現(xiàn)的除法器代碼。
上傳時(shí)間： 2013-12-28
上傳用戶：wmwai1314
資源簡(jiǎn)介：用鏈表實(shí)現(xiàn)的大數(shù)階乘，可以計(jì)算n萬(wàn)的階乘，不過(guò)3萬(wàn)以上，時(shí)間就很長(zhǎng)了。
上傳時(shí)間： 2015-11-20
上傳用戶：haohaoxuexi
資源簡(jiǎn)介：三篇關(guān)于Viterbi FPGA編譯碼器的優(yōu)化設(shè)計(jì)文檔： 1、Viterbi譯碼器的FPGA設(shè)計(jì)實(shí)現(xiàn)與優(yōu)化.pdf 2、Viterbi譯碼器的低功耗設(shè)計(jì).pdf 3、基于FPGA的高速并行Viterbi譯碼器的設(shè)計(jì)與實(shí)現(xiàn).pdf
上傳時(shí)間： 2013-11-27
上傳用戶：邶刖
資源簡(jiǎn)介：用VHDL實(shí)現(xiàn)的除法器,非常好使,仿真通過(guò)了
上傳時(shí)間： 2015-11-29
上傳用戶：aeiouetla
資源簡(jiǎn)介：用vhdl實(shí)現(xiàn)的除法器
上傳時(shí)間： 2016-01-03
上傳用戶：yyq123456789
資源簡(jiǎn)介：在數(shù)字信號(hào)處理中,高速高精度的三角函數(shù)發(fā)生器有著廣泛的應(yīng)用。傳統(tǒng)的方法是采用查表、多項(xiàng)式展開(kāi)或近似的方法。這些方法在速度、精度、簡(jiǎn)單性和高效實(shí)現(xiàn)方面不能兼顧。對(duì)比而言,用CORDIC 實(shí)現(xiàn)的三角函數(shù)發(fā)生器能很好地兼顧這些方面,并且極適合于VLSI 實(shí)現(xiàn)。...
上傳時(shí)間： 2013-12-12
上傳用戶：asddsd
資源簡(jiǎn)介：32位并行乘法器的測(cè)試文件，已經(jīng)經(jīng)過(guò)驗(yàn)證，可以直接使用
上傳時(shí)間： 2014-01-10
上傳用戶：qilin
資源簡(jiǎn)介：一個(gè)用OpenMP實(shí)現(xiàn)的并行Barnes Hut算法。有schedule和chunk size的設(shè)置功能。運(yùn)行環(huán)境：vs2005
上傳時(shí)間： 2016-04-04
上傳用戶：一諾88
資源簡(jiǎn)介：用VHDL語(yǔ)言實(shí)現(xiàn)的高速數(shù)據(jù)采集中，計(jì)算數(shù)據(jù)采集速度的程序
上傳時(shí)間： 2016-04-28
上傳用戶：李夢(mèng)晗
資源簡(jiǎn)介：好用的浮點(diǎn)乘法器，可完成32位IEEE格式的浮點(diǎn)乘法，經(jīng)過(guò)仿真通過(guò)
上傳時(shí)間： 2014-01-03
上傳用戶：heart520beat
