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  標(biāo)簽： VHDL 編寫 加法 計(jì)數(shù)器

  上傳時(shí)間： 2013-12-03

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• 這是用VHDL編寫的四位加法器免費(fèi)下載

  資源簡(jiǎn)介：這是用VHDL編寫的四位加法器，請(qǐng)多指教

  標(biāo)簽： VHDL 編寫 加法器

  上傳時(shí)間： 2013-12-12

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  標(biāo)簽： VHDL 異步復(fù)位 二進(jìn)制 計(jì)數(shù)器

  上傳時(shí)間： 2016-06-20

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  標(biāo)簽： 整數(shù) 加法 計(jì)數(shù)器 源程序

  上傳時(shí)間： 2013-12-13

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  標(biāo)簽： VHDL 8位 編寫 全加器

  上傳時(shí)間： 2013-12-16

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  標(biāo)簽： VHDL 編寫 信號(hào) 輸出

  上傳時(shí)間： 2014-01-23

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• Verilog HDL編寫的四位數(shù)碼管動(dòng)態(tài)顯示程序,外圍電路用CPLD來實(shí)現(xiàn)免費(fèi)下載

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  標(biāo)簽： Verilog CPLD HDL 編寫

  上傳時(shí)間： 2016-06-12

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  標(biāo)簽： VHDL 編寫 與非門電路 輸入

  上傳時(shí)間： 2017-05-13

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• 32位元浮點(diǎn)數(shù)加法器,用于以VHDL編寫的32位元CPU免費(fèi)下載

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  標(biāo)簽： VHDL CPU 浮點(diǎn)數(shù) 加法器

  上傳時(shí)間： 2014-12-19

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• 本文為采用VHDL編寫的程序及報(bào)告。步驟如下：1設(shè)計(jì)三位二進(jìn)制計(jì)數(shù)器程序 二:設(shè)計(jì)一驅(qū)動(dòng)循環(huán)顯示7位數(shù)字 2編寫LED控制程序如下： 3設(shè)計(jì)采用原理圖方式如下:免費(fèi)下載

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  標(biāo)簽： VHDL 程序 LED 編寫

  上傳時(shí)間： 2015-11-18

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• 用VHDL寫的帶有防抖動(dòng)功能的四位計(jì)數(shù)器免費(fèi)下載

  資源簡(jiǎn)介：用VHDL寫的帶有防抖動(dòng)功能的四位計(jì)數(shù)器

  標(biāo)簽： VHDL 防抖 計(jì)數(shù)器

  上傳時(shí)間： 2013-12-26

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• 通過VHDL語言實(shí)現(xiàn)四位無符號(hào)數(shù)的加法免費(fèi)下載

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  標(biāo)簽： VHDL 語言 符號(hào) 加法

  上傳時(shí)間： 2013-12-21

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• 利用VHDL編寫的一個(gè)簡(jiǎn)單的16位計(jì)數(shù)器免費(fèi)下載

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  標(biāo)簽： VHDL 編寫 計(jì)數(shù)器

  上傳時(shí)間： 2017-06-27

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• maxplus2為開發(fā)環(huán)境 VHDL編寫的自由 計(jì)數(shù)器 程序免費(fèi)下載

  資源簡(jiǎn)介：maxplus2為開發(fā)環(huán)境 VHDL編寫的自由 計(jì)數(shù)器 程序

  標(biāo)簽： maxplus2 VHDL 開發(fā)環(huán)境 編寫

  上傳時(shí)間： 2014-01-01

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• 4bit ALU 利用VHDL語言編寫的4位ALU 開發(fā)環(huán)境是在windows下免費(fèi)下載

  資源簡(jiǎn)介：4bit ALU 利用VHDL語言編寫的4位ALU 開發(fā)環(huán)境是在windows下

  標(biāo)簽： ALU windows 4bit VHDL

  上傳時(shí)間： 2015-05-04

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• VHDL編寫的PCI代碼,PCI2.2兼容,Xillinx Virtex與Spantan II 優(yōu)化,33M主頻,32位寬度,全目標(biāo)功能等.免費(fèi)下載

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  標(biāo)簽： PCI Spantan Xillinx Virtex

  上傳時(shí)間： 2015-06-03

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• 用VHDL 編寫的一個(gè)16位的cpu 設(shè)計(jì)方案免費(fèi)下載

  資源簡(jiǎn)介：用VHDL 編寫的一個(gè)16位的cpu 設(shè)計(jì)方案，可以執(zhí)行8條指令。

  標(biāo)簽： VHDL cpu 編寫 設(shè)計(jì)方案

  上傳時(shí)間： 2015-07-19

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• 用VHDL語言編寫的三位二進(jìn)制的乘法器免費(fèi)下載

  資源簡(jiǎn)介：用VHDL語言編寫的三位二進(jìn)制的乘法器，其原理是每位相乘后再錯(cuò)位相加

  標(biāo)簽： VHDL 語言 編寫 二進(jìn)制

  上傳時(shí)間： 2014-08-31

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• 基于fpga和sopc的用VHDL語言編寫的EDA8位16進(jìn)制頻率計(jì)免費(fèi)下載

  資源簡(jiǎn)介：基于fpga和sopc的用VHDL語言編寫的EDA8位16進(jìn)制頻率計(jì)

  標(biāo)簽： fpga VHDL EDA8 sopc

  上傳時(shí)間： 2016-02-04

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• Quartus2實(shí)現(xiàn)的四位進(jìn)制并行加法器 用VHDL語言實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：Quartus2實(shí)現(xiàn)的四位進(jìn)制并行加法器 用VHDL語言實(shí)現(xiàn)

  標(biāo)簽： Quartus2 VHDL 進(jìn)制 并行

  上傳時(shí)間： 2016-05-30

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• 本程序完成帶進(jìn)位輸入輸出的四位二進(jìn)制加法運(yùn)算免費(fèi)下載

  資源簡(jiǎn)介：本程序完成帶進(jìn)位輸入輸出的四位二進(jìn)制加法運(yùn)算，編程思想采用真值表轉(zhuǎn)換成布爾方程式，利用循環(huán)語句將一位全加器編為四位加法器。

  標(biāo)簽： 程序 二進(jìn)制 加法 進(jìn)位

  上傳時(shí)間： 2014-01-16

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• 這是一個(gè)利用MAX PULL 制作的VHDL的四位除法器的程序 如果有需要仿真圖的 請(qǐng)叫站長聯(lián)系我免費(fèi)下載

  資源簡(jiǎn)介：這是一個(gè)利用MAX PULL 制作的VHDL的四位除法器的程序 如果有需要仿真圖的 請(qǐng)叫站長聯(lián)系我

  標(biāo)簽： PULL VHDL MAX 除法器

  上傳時(shí)間： 2016-07-30

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• 這是一個(gè)利用MAX PULL 制作的VHDL的四位全加器的程序 如果有需要仿真圖的 請(qǐng)叫站長聯(lián)系我免費(fèi)下載

  資源簡(jiǎn)介：這是一個(gè)利用MAX PULL 制作的VHDL的四位全加器的程序 如果有需要仿真圖的 請(qǐng)叫站長聯(lián)系我

  標(biāo)簽： PULL VHDL MAX 全加器

  上傳時(shí)間： 2014-05-31

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• 這是我在ISP編程實(shí)驗(yàn)中獨(dú)立編寫的采用結(jié)構(gòu)化描述的四位全加器免費(fèi)下載

  資源簡(jiǎn)介：這是我在ISP編程實(shí)驗(yàn)中獨(dú)立編寫的采用結(jié)構(gòu)化描述的四位全加器，通過四次映射一位全加器的方式實(shí)現(xiàn)了四位全加器的功能，并附有數(shù)碼顯示模塊，將全加器的運(yùn)算結(jié)果輸出到數(shù)碼管顯示。

  標(biāo)簽： ISP 編程實(shí)驗(yàn) 獨(dú)立 全加器

  上傳時(shí)間： 2017-01-19

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• 用VHDL編寫的十進(jìn)制計(jì)數(shù)器免費(fèi)下載

  資源簡(jiǎn)介：用VHDL編寫的十進(jìn)制計(jì)數(shù)器，內(nèi)部說明詳細(xì)。

  標(biāo)簽： VHDL 編寫 十進(jìn)制計(jì)數(shù)器

  上傳時(shí)間： 2017-02-26

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• 自己使用VHDL語言編寫的24位寄存器.主要用于DDS中免費(fèi)下載

  資源簡(jiǎn)介：自己使用VHDL語言編寫的24位寄存器.主要用于DDS中

  標(biāo)簽： VHDL DDS 24位 語言

  上傳時(shí)間： 2013-12-27

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• 是用VHDL編寫的電子時(shí)鐘免費(fèi)下載

  資源簡(jiǎn)介：是用VHDL編寫的電子時(shí)鐘，用兩個(gè)鍵控制，在選中調(diào)節(jié)時(shí)，該位還閃爍。

  標(biāo)簽： VHDL 編寫 電子時(shí)鐘

  上傳時(shí)間： 2015-10-05

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• 用VHDL編寫的簡(jiǎn)單的CPU程序免費(fèi)下載

  資源簡(jiǎn)介：用VHDL編寫的簡(jiǎn)單的CPU程序，可以實(shí)現(xiàn)加法，移位以及跳轉(zhuǎn)等等功能

  標(biāo)簽： VHDL CPU 編寫 程序

  上傳時(shí)間： 2014-01-10

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• Holtek單片機(jī)源碼：此應(yīng)用示范了使用HT48C10單片機(jī)的 16 位定時(shí)計(jì)數(shù)器產(chǎn)生內(nèi)部中斷以實(shí)現(xiàn)計(jì)時(shí)功能。這個(gè)應(yīng)用依靠系統(tǒng)時(shí)鐘頻率作為計(jì)時(shí)的基準(zhǔn)。此處所示的應(yīng)用使用了 400KHz的系統(tǒng)時(shí)鐘免費(fèi)下載

  資源簡(jiǎn)介：Holtek單片機(jī)源碼：此應(yīng)用示范了使用HT48C10單片機(jī)的 16 位定時(shí)計(jì)數(shù)器產(chǎn)生內(nèi)部中斷以實(shí)現(xiàn)計(jì)時(shí)功能。這個(gè)應(yīng)用依靠系統(tǒng)時(shí)鐘頻率作為計(jì)時(shí)的基準(zhǔn)。此處所示的應(yīng)用使用了 400KHz的系統(tǒng)時(shí)鐘，通過內(nèi)部除四分頻產(chǎn)生 100KHz 的定時(shí)/計(jì)數(shù)器時(shí)鐘。對(duì)于一個(gè) 16 位的計(jì)數(shù)...

  標(biāo)簽： Holtek 400 48C C10

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• 實(shí)驗(yàn)圖1是一含計(jì)數(shù)使能、異步復(fù)位和計(jì)數(shù)值并行預(yù)置功能4位加法計(jì)數(shù)器免費(fèi)下載

  資源簡(jiǎn)介：實(shí)驗(yàn)圖1是一含計(jì)數(shù)使能、異步復(fù)位和計(jì)數(shù)值并行預(yù)置功能4位加法計(jì)數(shù)器，例1是其VHDL描述。由實(shí)驗(yàn)圖1所示，圖中間是4位鎖存器；rst是異步清信號(hào)，高電平有效；clk是鎖存信號(hào)；

  標(biāo)簽： 實(shí)驗(yàn) 加法 異步復(fù)位 并行

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