Verilog-HDL編寫(xiě)規(guī)范-非常全,非常適合初學(xué)者
資源簡(jiǎn)介:Verilog-HDL編寫(xiě)規(guī)范-非常全,非常適合初學(xué)者
上傳時(shí)間: 2013-12-22
上傳用戶:aappkkee
資源簡(jiǎn)介:強(qiáng)調(diào)Verilog代碼編寫(xiě)規(guī)范,經(jīng)常是一個(gè)不太受歡迎的話題,但卻是非常有必要的。 每個(gè)代碼編寫(xiě)者都有自己的編寫(xiě)習(xí)慣,而且都喜歡按照自己的習(xí)慣去編寫(xiě)
上傳時(shí)間: 2015-05-12
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資源簡(jiǎn)介:verilog HDL 編寫(xiě)的PWM,是初學(xué)CPLD者入門(mén)Z資源,epm7128stc100-10
上傳時(shí)間: 2013-08-30
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資源簡(jiǎn)介:這是一個(gè)Verilog HDL編寫(xiě)的RISC cpu的程序,該程序共10個(gè)子程序,實(shí)現(xiàn)了簡(jiǎn)單的RISC cpu,可供初學(xué)者參考,學(xué)習(xí)硬件描述語(yǔ)言,及設(shè)計(jì)方法。該程序通過(guò)了modelsim仿真驗(yàn)證。
上傳時(shí)間: 2015-03-26
上傳用戶:qiao8960
資源簡(jiǎn)介:鍵盤(pán)鼠標(biāo)的原代碼,用FPGA實(shí)現(xiàn),使用Verilog HDL編寫(xiě),已經(jīng)使用FPGA驗(yàn)正過(guò)了,完全可以用
上傳時(shí)間: 2013-12-12
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資源簡(jiǎn)介:Verilog HDL編寫(xiě)的CPU模型,很經(jīng)典,比較通用
上傳時(shí)間: 2013-12-24
上傳用戶:龍飛艇
資源簡(jiǎn)介:Verilog HDL編寫(xiě)的總線功能模型,十分有用,需要的下載
上傳時(shí)間: 2013-12-20
上傳用戶:ls530720646
資源簡(jiǎn)介:計(jì)數(shù)器 同步異步預(yù)置數(shù)清零 verilog hdl 編寫(xiě)
上傳時(shí)間: 2013-12-18
上傳用戶:鳳臨西北
資源簡(jiǎn)介:Verilog HDL編寫(xiě)的串并轉(zhuǎn)換。采用iout類型口。包含源文件和測(cè)試文件。用Modsim編譯。
上傳時(shí)間: 2014-01-15
上傳用戶:lanwei
資源簡(jiǎn)介:verilog HDL 編寫(xiě)的PWM,是初學(xué)CPLD者入門(mén)Z資源,epm7128stc100-10
上傳時(shí)間: 2015-09-05
上傳用戶:gdgzhym
資源簡(jiǎn)介:verilog hdl編寫(xiě),六段流水線CPU.程序完整,功能強(qiáng)驚。分為多模塊編寫(xiě)
上傳時(shí)間: 2013-12-10
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資源簡(jiǎn)介:verilog HDL編寫(xiě)的出租車(chē)計(jì)費(fèi)系統(tǒng)
上傳時(shí)間: 2015-11-20
上傳用戶:nanshan
資源簡(jiǎn)介:verilog代碼編寫(xiě)規(guī)范,里面有一些小例子,很好的入門(mén)教材
上傳時(shí)間: 2014-01-25
上傳用戶:maizezhen
資源簡(jiǎn)介:實(shí)現(xiàn)簡(jiǎn)單的UART功能,在QUARTUS4.0下編譯通過(guò),采用VERILOG HDL編寫(xiě).
上傳時(shí)間: 2013-12-18
上傳用戶:hfmm633
資源簡(jiǎn)介:用verilog hdl編寫(xiě)的一些例程,包括加法器/減法器等等,例子較多就不一一列舉了
上傳時(shí)間: 2013-12-20
上傳用戶:fhzm5658
資源簡(jiǎn)介:LCD的驅(qū)動(dòng)程序 用verilog HDL 編寫(xiě) 可以用于FPGA上 經(jīng)過(guò)測(cè)試 可以使用
上傳時(shí)間: 2013-11-29
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資源簡(jiǎn)介:Verilog HDL編寫(xiě)的四位數(shù)碼管動(dòng)態(tài)顯示程序,外圍電路用CPLD來(lái)實(shí)現(xiàn)
上傳時(shí)間: 2016-06-12
上傳用戶:米卡
資源簡(jiǎn)介:用Verilog HDL編寫(xiě)的0832源程序,實(shí)現(xiàn)對(duì)0832實(shí)現(xiàn)D/A轉(zhuǎn)換。也可方便地轉(zhuǎn)換為vhdl源程序。
上傳時(shí)間: 2013-11-25
上傳用戶:qiao8960
資源簡(jiǎn)介:Verilog HDL 編寫(xiě)的CY7C68013 SLAVE FIFO接口程序,實(shí)際測(cè)試可用。可以直接跟上位機(jī)連接,傳輸數(shù)據(jù)。
上傳時(shí)間: 2016-10-13
上傳用戶:ljmwh2000
資源簡(jiǎn)介:用Verilog HDL編寫(xiě)的VGA顯示驅(qū)動(dòng)程序
上傳時(shí)間: 2013-12-09
上傳用戶:banyou
資源簡(jiǎn)介:粒子群程序代碼。包括JAVA和matlab非常使用。適合初學(xué)者
上傳時(shí)間: 2016-12-24
上傳用戶:lx9076
資源簡(jiǎn)介:Verilog HDL編寫(xiě)的4條指令CPU
上傳時(shí)間: 2014-01-27
上傳用戶:Ants
資源簡(jiǎn)介:哈工大的matlab講義,是大學(xué)生學(xué)習(xí)matlab的好書(shū),非常好用,適合初學(xué)者
上傳時(shí)間: 2014-01-03
上傳用戶:chongcongying
資源簡(jiǎn)介:qt4 下的計(jì)算器 非常好用 適合初學(xué)者
上傳時(shí)間: 2017-02-27
上傳用戶:ardager
資源簡(jiǎn)介:通用串口收發(fā)器的移位寄存器 是verilog hDl編寫(xiě)
上傳時(shí)間: 2017-04-18
上傳用戶:cooran
資源簡(jiǎn)介:利用verilog hdl編寫(xiě)的浮點(diǎn)加法器運(yùn)算單元,單精度。
上傳時(shí)間: 2013-11-29
上傳用戶:王慶才
資源簡(jiǎn)介:用verilog HDL編寫(xiě)的基于fpga的動(dòng)態(tài)數(shù)碼管顯示程序。
上傳時(shí)間: 2017-07-09
上傳用戶:13681659100
資源簡(jiǎn)介:用Verilog HDL編寫(xiě)的秒表設(shè)計(jì),可以實(shí)現(xiàn)百分之一秒,十分之一秒,秒,十秒等功能。
上傳時(shí)間: 2017-07-09
上傳用戶:離殤
資源簡(jiǎn)介:用verilog HDL編寫(xiě)的并串轉(zhuǎn)換模塊,在ISE軟件仿真過(guò),也可綜合
上傳時(shí)間: 2014-10-10
上傳用戶:han_zh
資源簡(jiǎn)介:串口的程序編寫(xiě),用與AVR8535單片機(jī),適合初學(xué)者應(yīng)用
上傳時(shí)間: 2013-12-12
上傳用戶:Altman