相 關(guān) 資 源

• Verilog-HDL編寫(xiě)規(guī)范-非常全,非常適合初學(xué)者免費(fèi)下載

  資源簡(jiǎn)介：Verilog-HDL編寫(xiě)規(guī)范-非常全,非常適合初學(xué)者

  標(biāo)簽： Verilog-HDL 編寫(xiě) 初學(xué)者

  上傳時(shí)間： 2013-12-22

  上傳用戶：aappkkee

• 強(qiáng)調(diào)Verilog代碼編寫(xiě)規(guī)范免費(fèi)下載

  資源簡(jiǎn)介：強(qiáng)調(diào)Verilog代碼編寫(xiě)規(guī)范，經(jīng)常是一個(gè)不太受歡迎的話題，但卻是非常有必要的。 每個(gè)代碼編寫(xiě)者都有自己的編寫(xiě)習(xí)慣，而且都喜歡按照自己的習(xí)慣去編寫(xiě)

  標(biāo)簽： Verilog 代碼 編寫(xiě)

  上傳時(shí)間： 2015-05-12

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• verilog HDL 編寫(xiě)的PWM免費(fèi)下載

  資源簡(jiǎn)介：verilog HDL 編寫(xiě)的PWM，是初學(xué)CPLD者入門(mén)Z資源，epm7128stc100-10

  標(biāo)簽： verilog HDL PWM 編寫(xiě)

  上傳時(shí)間： 2013-08-30

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• 這是一個(gè)Verilog HDL編寫(xiě)的RISC cpu的程序免費(fèi)下載

  資源簡(jiǎn)介：這是一個(gè)Verilog HDL編寫(xiě)的RISC cpu的程序，該程序共10個(gè)子程序，實(shí)現(xiàn)了簡(jiǎn)單的RISC cpu，可供初學(xué)者參考，學(xué)習(xí)硬件描述語(yǔ)言，及設(shè)計(jì)方法。該程序通過(guò)了modelsim仿真驗(yàn)證。

  標(biāo)簽： Verilog RISC HDL cpu

  上傳時(shí)間： 2015-03-26

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• 鍵盤(pán)鼠標(biāo)的原代碼,用FPGA實(shí)現(xiàn),使用Verilog HDL編寫(xiě),已經(jīng)使用FPGA驗(yàn)正過(guò)了,完全可以用免費(fèi)下載

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  標(biāo)簽： FPGA Verilog HDL 鍵盤(pán)

  上傳時(shí)間： 2013-12-12

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• Verilog HDL編寫(xiě)的CPU模型免費(fèi)下載

  資源簡(jiǎn)介：Verilog HDL編寫(xiě)的CPU模型，很經(jīng)典，比較通用

  標(biāo)簽： Verilog HDL CPU 編寫(xiě)

  上傳時(shí)間： 2013-12-24

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• Verilog HDL編寫(xiě)的總線功能模型免費(fèi)下載

  資源簡(jiǎn)介：Verilog HDL編寫(xiě)的總線功能模型，十分有用，需要的下載

  標(biāo)簽： Verilog HDL 編寫(xiě) 總線

  上傳時(shí)間： 2013-12-20

  上傳用戶：ls530720646

• 計(jì)數(shù)器 同步異步預(yù)置數(shù)清零 verilog hdl 編寫(xiě)免費(fèi)下載

  資源簡(jiǎn)介：計(jì)數(shù)器 同步異步預(yù)置數(shù)清零 verilog hdl 編寫(xiě)

  標(biāo)簽： verilog hdl 計(jì)數(shù)器 編寫(xiě)

  上傳時(shí)間： 2013-12-18

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• Verilog HDL編寫(xiě)的串并轉(zhuǎn)換。采用iout類型口。包含源文件和測(cè)試文件。用Modsim編譯。免費(fèi)下載

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  標(biāo)簽： Verilog Modsim iout HDL

  上傳時(shí)間： 2014-01-15

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• verilog HDL 編寫(xiě)的PWM免費(fèi)下載

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  標(biāo)簽： verilog HDL PWM 編寫(xiě)

  上傳時(shí)間： 2015-09-05

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• verilog hdl編寫(xiě),六段流水線CPU.程序完整免費(fèi)下載

  資源簡(jiǎn)介：verilog hdl編寫(xiě),六段流水線CPU.程序完整，功能強(qiáng)驚。分為多模塊編寫(xiě)

  標(biāo)簽： verilog hdl CPU 編寫(xiě)

  上傳時(shí)間： 2013-12-10

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• verilog HDL編寫(xiě)的出租車(chē)計(jì)費(fèi)系統(tǒng)免費(fèi)下載

  資源簡(jiǎn)介：verilog HDL編寫(xiě)的出租車(chē)計(jì)費(fèi)系統(tǒng)

  標(biāo)簽： verilog HDL 編寫(xiě) 出租車(chē)計(jì)費(fèi)系統(tǒng)

  上傳時(shí)間： 2015-11-20

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• verilog代碼編寫(xiě)規(guī)范免費(fèi)下載

  資源簡(jiǎn)介：verilog代碼編寫(xiě)規(guī)范，里面有一些小例子，很好的入門(mén)教材

  標(biāo)簽： verilog 代碼 編寫(xiě)

  上傳時(shí)間： 2014-01-25

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• 實(shí)現(xiàn)簡(jiǎn)單的UART功能,在QUARTUS4.0下編譯通過(guò),采用VERILOG HDL編寫(xiě).免費(fèi)下載

  資源簡(jiǎn)介：實(shí)現(xiàn)簡(jiǎn)單的UART功能,在QUARTUS4.0下編譯通過(guò),采用VERILOG HDL編寫(xiě).

  標(biāo)簽： QUARTUS VERILOG UART 4.0

  上傳時(shí)間： 2013-12-18

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• 用verilog hdl編寫(xiě)的一些例程免費(fèi)下載

  資源簡(jiǎn)介：用verilog hdl編寫(xiě)的一些例程，包括加法器/減法器等等，例子較多就不一一列舉了

  標(biāo)簽： verilog hdl 編寫(xiě)

  上傳時(shí)間： 2013-12-20

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• LCD的驅(qū)動(dòng)程序　用verilog HDL 編寫(xiě)　可以用于FPGA上　經(jīng)過(guò)測(cè)試　可以使用免費(fèi)下載

  資源簡(jiǎn)介：LCD的驅(qū)動(dòng)程序　用verilog HDL 編寫(xiě)　可以用于FPGA上　經(jīng)過(guò)測(cè)試　可以使用

  標(biāo)簽： verilog FPGA LCD HDL

  上傳時(shí)間： 2013-11-29

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• Verilog HDL編寫(xiě)的四位數(shù)碼管動(dòng)態(tài)顯示程序,外圍電路用CPLD來(lái)實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：Verilog HDL編寫(xiě)的四位數(shù)碼管動(dòng)態(tài)顯示程序,外圍電路用CPLD來(lái)實(shí)現(xiàn)

  標(biāo)簽： Verilog CPLD HDL 編寫(xiě)

  上傳時(shí)間： 2016-06-12

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• 用Verilog HDL編寫(xiě)的0832源程序免費(fèi)下載

  資源簡(jiǎn)介：用Verilog HDL編寫(xiě)的0832源程序，實(shí)現(xiàn)對(duì)0832實(shí)現(xiàn)D/A轉(zhuǎn)換。也可方便地轉(zhuǎn)換為vhdl源程序。

  標(biāo)簽： Verilog 0832 HDL 編寫(xiě)

  上傳時(shí)間： 2013-11-25

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• Verilog HDL 編寫(xiě)的CY7C68013 SLAVE FIFO接口程序免費(fèi)下載

  資源簡(jiǎn)介：Verilog HDL 編寫(xiě)的CY7C68013 SLAVE FIFO接口程序，實(shí)際測(cè)試可用。可以直接跟上位機(jī)連接，傳輸數(shù)據(jù)。

  標(biāo)簽： Verilog C68013 68013 SLAVE

  上傳時(shí)間： 2016-10-13

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• 用Verilog HDL編寫(xiě)的VGA顯示驅(qū)動(dòng)程序免費(fèi)下載

  資源簡(jiǎn)介：用Verilog HDL編寫(xiě)的VGA顯示驅(qū)動(dòng)程序

  標(biāo)簽： Verilog HDL VGA 編寫(xiě)

  上傳時(shí)間： 2013-12-09

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• 粒子群程序代碼。包括JAVA和matlab非常使用。適合初學(xué)者免費(fèi)下載

  資源簡(jiǎn)介：粒子群程序代碼。包括JAVA和matlab非常使用。適合初學(xué)者

  標(biāo)簽： matlab JAVA 粒子群 程序

  上傳時(shí)間： 2016-12-24

  上傳用戶：lx9076

• Verilog HDL編寫(xiě)的4條指令CPU免費(fèi)下載

  資源簡(jiǎn)介：Verilog HDL編寫(xiě)的4條指令CPU

  標(biāo)簽： Verilog HDL CPU 編寫(xiě)

  上傳時(shí)間： 2014-01-27

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• 哈工大的matlab講義,是大學(xué)生學(xué)習(xí)matlab的好書(shū),非常好用,適合初學(xué)者免費(fèi)下載

  資源簡(jiǎn)介：哈工大的matlab講義,是大學(xué)生學(xué)習(xí)matlab的好書(shū),非常好用,適合初學(xué)者

  標(biāo)簽： matlab 講義 大學(xué)生 初學(xué)者

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• qt4 下的計(jì)算器 非常好用 適合初學(xué)者免費(fèi)下載

  資源簡(jiǎn)介：qt4 下的計(jì)算器 非常好用 適合初學(xué)者

  標(biāo)簽： qt4 計(jì)算器 初學(xué)者

  上傳時(shí)間： 2017-02-27

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• 通用串口收發(fā)器的移位寄存器 是verilog hDl編寫(xiě)免費(fèi)下載

  資源簡(jiǎn)介：通用串口收發(fā)器的移位寄存器 是verilog hDl編寫(xiě)

  標(biāo)簽： verilog hDl 串口 收發(fā)器

  上傳時(shí)間： 2017-04-18

  上傳用戶：cooran

• 利用verilog hdl編寫(xiě)的浮點(diǎn)加法器運(yùn)算單元免費(fèi)下載

  資源簡(jiǎn)介：利用verilog hdl編寫(xiě)的浮點(diǎn)加法器運(yùn)算單元，單精度。

  標(biāo)簽： verilog hdl 編寫(xiě) 浮點(diǎn)

  上傳時(shí)間： 2013-11-29

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• 用verilog HDL編寫(xiě)的基于fpga的動(dòng)態(tài)數(shù)碼管顯示程序。免費(fèi)下載

  資源簡(jiǎn)介：用verilog HDL編寫(xiě)的基于fpga的動(dòng)態(tài)數(shù)碼管顯示程序。

  標(biāo)簽： verilog fpga HDL 編寫(xiě)

  上傳時(shí)間： 2017-07-09

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• 用Verilog HDL編寫(xiě)的秒表設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：用Verilog HDL編寫(xiě)的秒表設(shè)計(jì)，可以實(shí)現(xiàn)百分之一秒，十分之一秒，秒，十秒等功能。

  標(biāo)簽： Verilog HDL 編寫(xiě) 秒表設(shè)計(jì)

  上傳時(shí)間： 2017-07-09

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• 用verilog HDL編寫(xiě)的并串轉(zhuǎn)換模塊免費(fèi)下載

  資源簡(jiǎn)介：用verilog HDL編寫(xiě)的并串轉(zhuǎn)換模塊，在ISE軟件仿真過(guò)，也可綜合

  標(biāo)簽： verilog HDL 編寫(xiě) 轉(zhuǎn)換模塊

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• 串口的程序編寫(xiě),用與AVR8535單片機(jī),適合初學(xué)者應(yīng)用免費(fèi)下載

  資源簡(jiǎn)介：串口的程序編寫(xiě),用與AVR8535單片機(jī),適合初學(xué)者應(yīng)用

  標(biāo)簽： 8535 AVR 串口 程序編寫(xiě)

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